2019年10月09日 | 3纳米制程将成为晶圆代工厂的颠峰之战

3纳米俨然成了一个新的关卡，谁能先突破，谁就有希望在202x之后的半导体代工市场，取得领先位置。而目前率先揭露3纳米技术进程的则是三星电子（Samsung Electrics），该公司预计会在2021年导入量产，并声称领先台积电1年的时间。

放眼市场，目前有能力将半导体制程推进到7纳米以下的业者，仅剩下三星电子和台积电，因此在先进制程的对抗，也就是这两家业者之间的竞争，甚至可以说，谁能胜出，谁就有希望取得绝对的市场优势。

面对三星电子的叫战，台积电丝毫闻风不动，仍持续稳步的推进微缩制程，依据台积电的规划，将会在2020年量产5纳米制程，至于3纳米，目前仍没有公布具体的时程表和技术细节。唯一确定的，就是其3纳米的新竹厂房将会在今年底动工，以时间推估，能够量产的时间也会是在2021年之后。

FinFET将退场 3纳米带起新制程之战

而为什么3纳米制程如此关键，最主要的原因就是当前的微缩制程走到3纳米，将会面临新的物理极限，除非改用新的结构，否则摩尔定律就很难再维持下去。

目前三星和台积电的7纳米和5纳米制程，都是使用鳍式电晶体（FinFET）的立体架构。该制程的问世就是因为平面的微缩技术在25纳米以下遇到瓶颈，为了持续推进摩尔定律，同时改进电力损耗的问题，因此转采用这种立体的架构。

图二 : 三星电子MBCFET制程技术的示意图。（source：三星电子）

但使用突出鳍式设计的FinFET架构，到了3纳米之后也将面临微缩的问题，过细的鳍片也将会遭遇电流控制的问题，同时也会失去对某些电场效应的抗性（例如静电），因此提出新架构就成了3纳米制程的兵家之地。

目前业界的共识是在FinFET架构上来做突破，而两种分别被名为“Nanowire FET”和“Nanosheet FET”的技术，则是最有希望的接班人，且两个技术都会使用一种闸极全环（Gate-All-Around，GAA）的制程。

GAA制程兴起 考验代工厂生产技术

首先，必须要先理解一下何谓GAA制程。顾名思义，GAA就是整面都是闸极的意思，而这是相对于FinFET来说，因为在FinFET的架构中，金属闸极只包覆了三面，而GAA则是全面性的包覆，一种环状的结构。

而有别于侧边鳍片式的结构，Nanowire FET改以纳米线来取代，借以增加更多的半导体电路，然后再以闸极来包覆纳米线，以提高对于电路的控制和稳定性；而不同于Nanowire FET，Nanosheet FET是使用更宽更薄的“sheet”来取代，但同样也使用闸极来包覆。这两者各有优势，但从量产的设备相容性以及难度来说，Nanosheet FET似乎多了些青睐。

以三星电子为例，该公司日前公布的3纳米技术内容里就特别指出，将使用一种闸极全环（Gate-All-Around，GAA）制程为基础的MBCFET架构。而MBCFET则是多桥通道场效电晶体（Multi-Bridge Channel Field-Effect Transistor），并透过所谓的GAA制程来包覆。从三星的示意图里，它应该是一种Nanosheet FET架构的技术。

依照三星电子的说法，使用MBCFET的好处之一，就是它能相容于目前的FinFET制程，因此对客户来说，具有能直接升级的好处，而且所使用的设计工具与制程方法也都相同，对于成本来说，也不会有太多的提升。

而使用新制程所生产的3纳米晶片的效能也相当卓越，从三星电子公布的测试资料显示，相较于7纳米制程，使用其MBCFET的3纳米产品效能提升了35%，功耗则大幅下降了50%，同时面积也缩减了45%。其跃进的幅度可说是十分惊人。

三星电子也已在今年5月释出3纳米GAA MBCFET的制程设计套件（PDK） 0.1版。

而反观台积电，尽管没有针对3纳米技术有太多的说明，但台积电对于其制程微缩的能力依然非常有自信，不仅表示3纳米的研发正如期进行中，而且1纳米的门槛目前看来也有望跨越。

但在现阶段，台积电则是全力推进5纳米的制程，并加重在极紫外光（Extreme Ultraviolet，EUV）的使用。而从其近期的资本投资来看，全面性的使用EUV来推进其微缩制程已经是必然的方向。

图三 : EUV能减少多重光照的次数，是台积电力推的技术。（摄影／篮贯铭）

台积电也在几个技术论坛上指出，透过使用EUV，可以大幅减少多重曝光（multi-patterning）所用到的光罩数目，而这对客户来说是一大福音；EUV同时也能让间距更细致，让更小的微缩制程得以实现，是目前晶圆代工的关键生产设备。

EDA也备战3纳米 精确验证是挑战

然而，要实现3纳米制程光靠晶圆厂自己努力是不够的，尤其是现在晶片生产的流程非常倚重EDA工具，因此势必要在EDA工具端也有所应对才能算是真正完成量产的准备。

目前主要的EDA工具商也正在准备3纳米制造的相关解决方案，尤其是解决更复杂的半导体结构所衍生的验证问题。

针对3纳米制程可能衍生的制程挑战，Mentor IC EDA执行副总裁Joseph Sawicki

在台湾的年度技术论坛上指出，要达到3纳米制程，就必须透过EUV多重曝光的方式来达到更高的解析度。另外，GAA制程也会带来新的取样需求和物性错误模式（Physical Failure mode）。

图四 : 目前EDA工具商也正在准备3纳米制造的相关解决方案，图为Mentor IC EDA执行副总裁Joseph Sawicki正讲述相关的挑战。（摄影／篮贯铭）

再者，PPA指标也会推动3纳米光刻制程的精准度要求，多电子束光罩（Multi Beam Mask）写入技术也会被用来开发曲线光罩的功能，以达成更先进的光刻制程。而上述这些新的制程与技术也会需要透过EDA来进行模拟与验证，因此EDA供应商就需要与设备和晶圆代厂商紧密的合作来发展相对应的工具。

Joseph Sawicki表示，目前最大的挑战就是新的更多层堆叠的半导体结构在验证上非常复杂，如何精确的对每一层进行模拟和验证将是一大难题。他也预计大约到明年中之后，相关的工具才会比较成熟。

结语

从制程结构来看，3纳米将是一个全新的世代，而作为新时代的开创者，它的优势也完全反应在效能上。从目前的进展来看，3纳米的实作和量产都已有了解决方案，剩下的只是时间和生产设备到位的时程问题。

至于市场会不会有人买单？答案应该是非常肯定，当然是有，而且可能还会引起抢购，毕竟5G和AI应用的想像空间实在太大了，3纳米晶片也只是刚刚好弥补了他们的需要。

最后，台积电与三星电子的两虎相争谁会胜出，目前真的很不好说，只能说三星电子的好胜心和企图心，不得不让人尊敬。