2020年07月15日 | 云数据中心SoC革新IP怎样成全的？

All in Cloud已然势不可挡。

凭借云计算的弹性扩容、按需使用、按量付费等优势，云数据中心正在蚕食传统数据中心的领地。据 Cisco 全球云指数测算，“到 2021年，94%的工作负载和计算实例都将在云数据中心进行处理”。

相应的，为提升云数据中心的效率和性能，正激发计算、存储和网络架构的演变，如AI加速器、软件定义网络 (SDN)、通信网络处理器和固态硬盘 (SSD) 存储都已蔚然兴起，推动着下一代SoC 的“革新”，特别是底层IP的“焕新”。

SoC融合计算、存储、网络“新趋势”

在数据洪流之下，融合基础架构 (CI) 或超融合基础架构 (HCI) 系统通过将计算、存储和网络三大核心整合到同一套解决方案当中，得以在云数据中心大规模快速部署。

而用于构建CI和HCI系统的SoC，一直面临如何向计算、存储和网络的新动向不断优化的挑战。

在计算部分，AI加速器担当重任，以完成深度学习处理海量数据的任务。为此，AI加速器需权衡高性能、低功耗以及对缓存一致性的需求，集成多核互连的高带宽接口，以实现异构处理，并满足可靠性、可用性、可维护性要求。

存储方面的升级，则依仗基于PCIe的NVMe SSD方案，其不仅可以降低功耗和成本，还可最大程度地减少系统硬件空间占用，成为存储应用的理想选择。而CI和HCI系统除使用基于PCIe的NVMe SSD进行数据存取加速外，还可使用PCIe交换架构来加速用于AI应用程序的主机处理器。

此外，软件定义网络(SDN)通过将控制流与数据流分离来实现简化数据中心网络这一目的。OpenFlow等通用软件栈提供了全行业一致的软件环境来控制CI和HCI系统。这要求SoC可借助运行OpenFlow管理的数据，使用户轻松地虚拟配置网络，无需实际访问硬件。

值得注意的是，经过融合的计算、存储和网络系统需要性能最高的DRAM解决方案，才能在主机处理器上运行虚拟应用程序。而云计算行业正从DDR4 DRAM过渡到新一代DDR5和HBM2 DRAM，SoC架构师通常会针对高带宽应用选择HBM2存储器，针对大容量应用选择 DDR5，或结合使用这两种存储器类型来兼得高带宽和大容量。

万象归一，放眼计算、存储和网络的新趋势指向，融合AI加速器、网络、通信网络处理器和存储应用等“一个都不能少”的SoC，显然需要底层架构IP方面的“配合”才能得以成全。

IP的“组合拳”

正如新思科技（Synopsys）高级产品营销经理 Ron DiGiuseppe所指，这需要全新的IP组合，以适配SoC对应的高性能。

这类新型SoC不仅涉及众多的IP，如AI加速器IP、高级存储器IP、接口IP、NVMe SSD 和缓存一致性加速器等，同时均要着力优化实现高性能、低延迟和低功耗。

应对这一需求，在IP领域拥有深厚积累和方法论的新思开发的DesignWare接口IP、处理器IP和基础IP等，通过不断地创新和优化，实现了无缝的精准对接。

针对AI加速器，新思的IP不断优化，可匹配所需的快速处理、加速和内存性能的高要求。

新思DesignWare IP还可提供广泛的高性能接口IP选择，包括DDR、USB、PCI Express、CXL、CCIX、以太网和HBM2/2E，可全面满足网络的应用需求。同时，还可通过AMBA与大量外围组件以可配置的方式互连，提升了设计灵活性，并最大限度降低了设计复杂性。

面向存储的DesignWare IP也深怀绝技，具备高性能、低延迟PCIe控制器和PHY支持高达32GT/s的数据速率，同时支持基于NVMe的SSD。包括以太网、USB、PCIe 和DDR的接口IP组合提供了低延迟和高速读写操作。

特别值得一提的是，这些IP已通过硅验证，支持最先进的7nm以及5nm FinFET工艺。

高吞吐量Die-to-Die PHY IP的“进阶”

伴随着数据速率的不断提高和功能的日趋复杂，SoC的大小也与日俱增，已接近最大光罩尺寸。为此，在多芯片模块MCM封装中将SoC划分为较小的模块，通过Die-to-Die互连日渐盛行。

相应地，Die-to-Die互连要求也相当严苛，在超短和极短距离链路中需实现低延迟、低功耗和高吞吐量，进而推动了对高吞吐量Die-to-Die PHY的需求。

新思高级产品营销经理Manuel Mota对此解释说，如能为Die-to-Die连接选择理想的高速PHY，就可简化MCM封装要求，因而选择合适的PHY IP至关重要。

“考量用于MCM的Die-to-Die连接的高速PHY IP方案，必须考虑基本的关键特性，包括数据吞吐量或带宽、能源效率、延迟、最大传输距离以及误码率等，同时在模块布局层面加以优化，以实现低耦合的高效芯片间布线，优化芯片和MCM面积，并最终提高功耗效率。” Manuel Mota详细解说道，“如每通道最大112Gbps带宽、支持TX和RX之间50毫米的最长距离、能效好于每比特1皮焦耳等等。”

在这一领域不断精进的新思，开发的DesignWare USR/XSR PHY IP开始供货，不仅符合用于超短距离和极短距离链路的OIF CEI-112G和CEI-56G标准，而且每通道的数据速率高达112 Gbps。 

而面向网络应用的112G Ethernet PHY方案同样受欢迎，可以快速、可靠地整合进超大规模数据中心SoC中。新思的全新DesignWare 112G Ethernet PHY IP，采用台积电7nm工艺，支持真正的长距离传输，可用于高达800G的网络应用，为其云计算应用IP组合再添重彩。

它的优势显而易见：新思流片验证的56G Ethernet IP，为光缆、铜缆和背板互连提供超过35dB的信道损耗补偿；支持该IP核布局优化，在芯片上进行各种堆叠和放置，显著提高带宽；每个通道数据速率可独立配置，灵活地满足各种协议和应用的需求；支持基于ADC和DSP架构的功率调节技术，在低损耗信道时使功率降低20%。总之，那就是可全部满足应用的高吞吐量需求，同时显著降低集成风险。

5nm的“荣光”

在代工巨头台积电和IP领导厂商新思等的引领下，制程正迈向5nm时代，让SoC的更高性能、更低功耗成为可能。

而新思的IP亦在5nm节点实现了新的突破。

DesignWare IP核和台积电5nm制程的结合，不仅加速高端云计算、AI加速器、网络和存储应用的SoC开发，还可使设计人员能够满足设计性能、功耗和面积要求，同时降低集成所涉及的风险。可以说，这是一个新的跨越。

“新思采用台积电先进制程技术的DesignWare IP，可帮助设计人员迅速将关键的功能融入设计，实现一次性流片成功。同时受益于台积电最先进的5nm制程，实现了显著的功耗降低和性能提升。”台积电设计基础架构行销事业部资深经理Suk Lee对此充满信心。

新思IP营销和战略高级副总裁John Koeter也强调说，新思在台积电5nm工艺上提供业界丰富的接口和基础IP组合的举动，将助力客户加快开发高性能计算SoC，迎接云计算未来的挑战。

显然，这不只是IP的进化，更是SoC设计厂商未来胜利的伏笔