2021年01月13日 | 从构想到完成电路设计，一颗芯片的诞生也不容易

一颗芯片从无到有，从有需求到最终应用，经历的是一个漫长的过程，作为人类科技巅峰之一的芯片，凝聚了人们的智慧，而芯片产业链也是极其复杂的，在此，我大致把它归为四个部分（市场需求 -- 芯片设计 -- 芯片制造 -- 测试封装），然后再一一的做详细介绍。

市场需求

这个无需多讲，目前芯片应用已经渗透到我们生活的方方面面，早晨上班骑的共享单车，到公司刷的 IC 卡，工作时偷偷地打游戏，手机卡了还要换更快的手机，可以说 IC 的市场需求一直都在。

芯片设计

芯片设计又可以分为两部分，芯片前端设计和芯片后端设计，整体流程如下图：

芯片前端设计

前端设计也就是从输入需求到输出网表的过程：主要分为以下六个步骤：

RTL 设计

验证

静态时序分析

覆盖率

ASIC 逻辑综合

时序分析和验证时出现的错误可能需要反复重做前面几步才能解决，是一个多次迭代优化的过程。

下面我来仔细介绍一下这六个步骤。

RTL 设计

在设计之前我们先要确定芯片的工艺，比如是选择 TSMC 还是 SMIC，是 7nm，还是 5nm，而工艺的选择也是受很多因素的制约（如下图），而芯片工艺的选择，就是对这些因素的权衡。

IC 设计的第一步就是制定 Spec，这个步骤就像是在设计建筑前，要先画好图纸一样，在确定好所有的功能之后在进行设计，这样才不用再花额外的时间进行后续修改。IC 设计也需要经过类似的步骤，才能确保设计出来的芯片不会有任何差错。

由文档来写 RTL

而用 RTL 实现的各种功能模块，来组成一个实现具体功能的 IP，SOC 芯片最终由 SOC integration 工程师把各个 IP 集成到一起。

IP 又分为模拟 IP 和数字 IP，大概可以做如下的分类：

在芯片功能设计完备后，我们还要做可测性设计 DFT（Design For Test）。

关于 DFT 的具体介绍，请直达以下两个传送门：

RTL 设计最后要做的就是代码的设计规则检查。

通过 lint, Spyglass 等工具，针对电路进行设计规则检查，包括代码编写风格，DFT，命名规则和电路综合相关规则等。

验证

验证是保证芯片功能正确性和完整性最重要的一环。验证的工作量也是占整个芯片开发周期的 50%-70%，相应的，验证工程师与设计工程师的数量大概在 2-3:1。

从验证的层次可以分位：模块级验证，子系统级验证和系统级验证。

从验证的途径可以分为：模拟（simulation），仿真和形式验证（formality check）。

静态时序分析（STA）

静态时序分析是套用特定的时序模型（timing model）,针对特定电路，分析其是否违反 designer 给定的时序限制（timing constraint）。

目前主流的 STA 工具是 synopsys 的 Prime Time。

时序分析流程图

静态时序分析的作用：

确定芯片最高工作频率

通过时序分析可以控制工程的综合、映射、布局布线等环节，减少延迟，从而尽可能提高工作频率。

2. 检查时序约束是否满足

可以通过时序分析来查看目标模块是否满足约束，如不满足，可以定位到不满足约束的部分，并给出具体原因，进一步修改程序直至满足要求。

3. 分析时钟质量

时钟存在抖动、偏移、占空比失真等不可避免的缺陷。通过时序分析可以验证其对目标模块的影响。

覆盖率

覆盖率作为一种判断验证充分性的手段，已成为验证工作的主导。

从目标上，可以把覆盖率分为两类：

代码覆盖率

作用：检查代码是否冗余，设计要点是否遍历完全。

检查对象：RTL 代码

功能覆盖率

作用：检查功能是否遍历

检查对象：自定义的 container

在设计完成时，要进行代码覆盖率充分性的 sign-off, 对于覆盖率未达到 100%的情况，要给出合理的解释，保证不影响芯片的工能。

ASIC 综合

逻辑综合的结果就是把设计实现的 RTL 代码翻译成门级网表（netlist）的过程。

在做综合时要设定约束条件，如电路面积、时序要求等目标参数。

工具：synopsys 的 Design compiler, 综合后把网表交给后端。

至此我们前端的工作就结束啦，看到这里我先给各位看官个赞！

芯片后端设计

后端设计也就是从输入网表到输出 GDSII 文件的过程：主要分为以下六个步骤：

逻辑综合

形式验证

时钟数综合

物理实现

时钟树综合 -CTS

寄生参数提取

版图物理验证

逻辑综合

在前端最后一步已经讲过了，在此不做赘述。

形式验证

验证芯片功能的一致性

不验证电路本身的正确性

每次电路改变后都需验证

形式验证的意义在于保障芯片设计的一致性，一般在逻辑综合，布局布线完成后必须做。

工具：synopsys Formality

物理实现

物理实现可以分为三个部分:

布局规划 floor plan

布局 place

布线 route

布图规划 floor plan

布图规划是整个后端流程中作重要的一步，但也是弹性最大的一步。因为没有标准的最佳方案，但又有很多细节需要考量。

布局布线的目标：优化芯片的面积，时序收敛，稳定，方便走线。

工具：IC compiler，Encounter

布图规划完成效果图：

布局

布局即摆放标准单元，I/O pad，宏单元来实现个电路逻辑。

布局目标：利用率越高越好，总线长越短越好，时序越快越好。

但利用率越高，布线就越困难；总线长越长，时序就越慢。因此要做到以上三个参数的最佳平衡。

布局完成效果图：

布线

布线是指在满足工艺规则和布线层数限制、线宽、线间距限制和各线网可靠绝缘的电性能约束条件下，根据电路的连接关系，将各单元和 I/O pad 用互连线连接起来。

时钟树综合——CTS

Clock Tree Synthesis，时钟树综合，简单点说就是时钟的布线。

由于时钟信号在数字芯片的全局指挥作用，它的分布应该是对称式的连到各个寄存器单元，从而使时钟从同一个时钟源到达各个寄存器时，时钟延迟差异最小。这也是为什么时钟信号需要单独布线的原因。

寄生参数提取

由于导线本身存在的电阻，相邻导线之间的互感,耦合电容在芯片内部会产生信号噪声，串扰和反射。这些效应会产生信号完整性问题，导致信号电压波动和变化，如果严重就会导致信号失真错误。提取寄生参数进行再次的分析验证，分析信号完整性问题是非常重要的。

工具 Synopsys 的 Star-RCXT

版图物理验证

这一环节是对完成布线的物理版图进行功能和时序上的验证，大概包含以下方面：

LVS（Layout Vs Schematic）验证：简单说，就是版图与逻辑综合后的门级电路图的对比验证；

DRC（Design Rule Checking）：设计规则检查，检查连线间距，连线宽度等是否满足工艺要求；

ERC（Electrical Rule Checking）：电气规则检查，检查短路和开路等电气规则违例；

实际的后端流程还包括电路功耗分析，以及随着制造工艺不断进步产生的 DFM（可制造性设计）问题等。

物理版图以 GDSII 的文件格式交给芯片代工厂（称为 Foundry）在晶圆硅片上做出实际的电路。

GDSII 效果版图

最后进行封装和测试，就得到了我们实际看见的芯片。

芯片设计的流程是纷繁复杂的，从设计到流片耗时长（一年甚至更久），流片成本高，一旦发现问题还要迭代之前的某些过程。