2021年01月22日 | 半导体晶体管缩放问题依然悬而未决

翻译自——newelectronics

摩尔定律已经不能用了吗?其实这取决于哪一方面。

斯坦福大学电气工程教授Philip Wong与来自麻省理工学院、台积电、加州大学伯克利分校的研究所的同事一起，写了一篇关于硅尺度化进展的论文。文中指出，技术人员不应该仅仅关注晶体管间距的缩放面积，而应该关注每个连续节点的有效密度。

看看其他因素，芯片制造业正在回归基本。在1975年国际电子设备会议(IEDM)上的演讲中，英特尔的执行官Gordon Moore决定用两年的时间将设备密度定期提高一倍。在那之前，这个行业一直在以更快的速度发展，每年翻一番。到1975年，摩尔已经看到进步的速度在下降。

Moore认为二维几何缩放只是在同等成本下实现双倍功能的一部分。他认为这是相当大的一部分，但肯定不是全部。他预测，芯片尺寸的显著增加和电路设计的改进将满足剩下的要求。然而，那时的晶圆厂才刚刚开始利用IBM研究员罗Robert Dennard注意到的比例因素: 更小、更紧凑的晶体管不仅可以实现成本改进，还可以实现能源改进。 

上世纪80年代向CMOS的转变加速了这一进程，直到本世纪头十年中期，行业耗尽了Dennard规模化的大部分好处。在那之后，简单的2D缩放将变得越来越麻烦。

这在最近几年SRAM的扩展趋势中最为明显，从历史上看，SRAM扩展一直是密度改进的良好指南。虽然它在逻辑上一直保持了28nm的步伐，但随后就开始落后了，因为在金属间距和晶体管尺寸不一样的情况下，它很难做出增量的改进。

电路的进化

EDA工具供应商Synopsys将在IEDM上做一个演示。它将展示在过去的几年里，对缩放的贡献是如何改变的。

Moore所称的“电路智慧（Circuit cleverness）”已经卷土重来，尽管与最初提出的形式有所不同。这一次，它的名字是设计-技术协同优化(DTCO)。通过让设计人员就电路布局最合理的工艺变更提供建议，工艺工程师可以做出更好的权衡。这一点在SRAM的比例变化中显而易见，由于晶圆布局的变化，密度出现了明显的跃升。

Wong和Synopsys团队认为，DTCO是未来10年实现1nm节点的关键因素。但是纯维度缩放还没有完全消失。虽然二维缩放的空间不大，但是三维缩放很有潜力，而不一定是像HBM这样的内存标准那样堆叠芯片。你可以潜移默化地把它当成3D。

利用垂直尺寸的一种方法是将晶体管侧转。这将继续场效应晶体管的发展，从一个纯平面器件，通过FinFET的垂直与顶部栅极接触。通过将栅极包裹在晶体管的三面，鳍片对晶体管通道提供了更强的静电控制。但超过5纳米，需要全环绕栅极结构(Gate-All-Around FET)。实际上，通过栅极的nanosheet可以满足这一要求。更妙的是，尽管这增加了过程的复杂性和成本，但你可以通过堆叠nanosheet来获得更多的驱动电流，就像FinFET通常使用两个或更多的鳍片一样。堆叠可能比multifin结构消耗更少的区域。

对于FinFET来说，它应该是较为先进的晶体管。在每一代新技术中，芯片制造商都能将晶体管规格缩小0.7倍，在器件层面上实现15%的性能提升、50%的面积增益、40%的功耗降低和35%的成本降低。几年前，业界为了维持这种微缩路径，从“老式”的平面MOSFET过渡到FinFET晶体管架构。在FinFET中，源极和漏极之间的沟道呈鳍状。栅极环绕这个3D沟道，从沟道的3个侧面进行控制。这种多栅极结构可以消除短沟道效应，短沟道效应会在栅极长度缩短时降低晶体管的性能。出色的短沟道控制至关重要，因为它为器件微缩奠定了基础——允许更短的沟道长度和更低的工作电压。

2012年，首批商用22nm FinFET问世。从那时起，FinFET架构得到了改进，以提高性能和减少面积。例如，FinFET的3D特性允许增加鳍片高度，从而在相同的封装面积上获得更高的器件驱动电流。如今，工业界正在加紧生产“内含”FinFET的10nm/7nm芯片。在最先进节点的单元层面，标准单元的Track高度为6T(这是单元面积的量度标准)，每个器件的鳍片数量低至2个。

垂直堆叠的nanosheet：进化的一步

但随着微缩至5nm以下，预计FinFET将失效。在减小栅极长度时，FinFET结构反过来不能提供足够的静电控制。除此之外，向更低Track高度标准单元的演进需要向单鳍片器件过渡，即使鳍片高度进一步增加，单鳍片器件也不能提供足够的驱动电流。

然而，随着技术节点的变化，半导体行业并不急于转向其他晶体管架构。一些公司甚至决定在某些节点上停留更长时间。但仍有一些应用——如机器学习、大数据分析和数据中心服务器——需要最新的“通用”CMOS解决方案。利用这种通用的CMOS解决方案，在同一个技术节点中的同一个晶体管结构可以用于执行芯片上的所有功能。

此处，垂直堆叠的nanosheet晶体管可以救急。它们可以被认为是FinFET器件的自然进化。想象一下，将一个FinFET侧放，然后将其分成独立的水平薄片，这些薄片构成了沟道。现在，一个栅极完全环绕在沟道上。与多栅极FinFET相比，nanosheet的这种栅极全包的特性提供了更出色的通道控制能力。同时，沟道横截面在3D体积中的更优化分布，优化了单位面积的有效驱动。

nanosheet缩放的障碍是需要在CMOS对的n道和p道器件之间进行分离。但Imec去年提出了forksheet。这是由一个共同的支柱组成的，n和p掺杂的薄片相互叠加。与此同时，你有一个完整的CMOS反相器内置在单晶体管结构，节省了大约30%的面积。

从逻辑单元中获取能量会占用有价值的区域。Imec在2018年超大规模集成电路(VLSI)研讨会上的提议是将电力轨道埋在硅表面。下一步是CFET（纳米薄片场效应晶体管）: nFET和pFET共用一个栅电极作为信号输入端，共用一个漏极作为信号输出端，源电极分别接地和供电电源。器件尺寸可灵活调节以满足不同芯片性能要求。

在即将到来的IEDM上，英特尔的工程师将描述他们对基于nanosheet的CFET型结构的看法。组合晶体管使用外延来构建一个垂直堆叠的源极漏极结构，其阈值电压为这两种晶体管单独调优。虽然这项工作中的栅极在30nm左右相对较长，英特尔团队希望通过自对齐堆叠实现显著的晶圆尺寸缩小。

根据Synopsys的计算，CFET在SRAM方面做了很多工作，尽管它需要一些DTCO。CFET的一个缺点是，叠加引入了另一种形式的可变性，但同样，设计调整将有助于解决这一问题。例如，最紧凑的结构并不完全依赖于全环绕栅极结构晶体管。相反，它包含了一个带有三面栅极的伪p沟道晶体管，以获得足够好的写入行为。

主要问题

即使晶体管密度增加，芯片设计的主要问题是金属互连中的寄生电阻和电容。这可能会迫使未来的生产工艺从以铜为主要原料转向更奇特的金属，如钌。

英特尔提出了一种基于设计的替代方案，即尽管将电阻和电容切割在一起似乎是可取的，但并不是所有的电路路径都将以同样的方式受益。

单个路径可以从单独调谐的电阻和电容中获益。这就是指导英特尔在所谓交错互连上的发现。

这种交错的方法并不是让每条平行线都一样，而是将高、短的线交替排列，短的线排列在更高的绝缘子材料堆上。这降低了线路间的净有效电容。实际上，高线会受到更多的干扰，而类似的影响会被间隔得更远。

Synopsys表示，这些受DTCO启发的设计更加复杂，它将推高晶圆成本:平均每个节点的成本会达到13%。但是有效的密度在1纳米节点上仍然是可行的，并且仍然有可能使每个晶体管在每个节点上降低32%的成本。

这已经不是昨天的摩尔定律了，但这一趋势应该会持续大约十年。有多少公司能够拥有如此庞大的业务量来证明它是合理的，这仍然是另一个问题。