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2021年11月08日 | ATmega64 引脚功能
2021-11-08 来源：eefocus
| 引脚名称 | 引脚功能说明 |
|---|---|
| VCC | 数字电路的电源。 |
| GND | 地。 |
| 端口A(PA7..PA0) | 端口A 为8 位双向I/O 口，具有可编程的内部上拉电阻。其输出缓冲器具有对称的驱动特 性，可以输出和吸收大电流。作为输入使用时，若内部上拉电阻使能，端口被外部电路拉 低时将输出电流。在复位过程中，即使系统时钟还未起振，端口A 处于高阻状态。 端口A 也可以用做其他不同的特殊功能，请参见 P69。 |
| 端口B(PB7..PB0) | 端口B 为8 位双向I/O 口，具有可编程的内部上拉电阻。其输出缓冲器具有对称的驱动特 性，可以输出和吸收大电流。作为输入使用时，若内部上拉电阻使能，端口被外部电路拉 低时将输出电流。在复位过程中，即使系统时钟还未起振，端口B 处于高阻状态。 端口B 也可以用做其他不同的特殊功能，请参见P70。 |
| 端口C(PC7..PC0) | 端口C 为8 位双向I/O 口，具有可编程的内部上拉电阻。其输出缓冲器具有对称的驱动特 性，可以输出和吸收大电流。作为输入使用时，若内部上拉电阻使能，端口被外部电路拉 低时将输出电流。在复位过程中，即使系统时钟还未起振，端口C 处于高阻状态。 端口C 也可以用做其他不同的特殊功能，请参见P73。在ATmega103 兼容模式下，端口 C 仅作为输出，且在复位状态下，端口C 不是高阻态。 |
| 端口D(PD7..PD0) | 端口D 为8 位双向I/O 口，具有可编程的内部上拉电阻。其输出缓冲器具有对称的驱动特 性，可以输出和吸收大电流。作为输入使用时，若内部上拉电阻使能，则端口被外部电路 拉低时将输出电流。在复位过程中，即使系统时钟还未起振，端口D 处于高阻状态。 端口D 也可以用做其他不同的特殊功能，请参见P74。 |
| 端口E(PE7..PE0) | 端口E 为8 位双向I/O 口，具有可编程的内部上拉电阻。其输出缓冲器具有对称的驱动特 性，可以输出和吸收大电流。作为输入使用时，若内部上拉电阻使能，则端口被外部电路 拉低时将输出电流。在复位过程中，即使系统时钟还未起振，端口E 处于高阻状态。 端口E 也可以用做其他不同的特殊功能，请参见P77。 |
| 端口F(PF7..PF0) | 端口F 作为A/D 转换器的模拟输入端。 当不使用A/D 转换器时，端口F 为8 位双向I/O 口，具有可编程的内部上拉电阻。其输出 缓冲器具有对称的驱动特性，可以输出和吸收大电流。作为输入使用时，若内部上拉电阻 使能，则端口被外部电路拉低时将输出电流。在复位过程中，即使系统时钟还未起振，端 口F 处于高阻状态。如果JTAG 接口使能，即使复位出现引脚 PC7(TDI)、 PC5(TMS) 与 PC4(TCK) 的上拉电阻被激活。 除去移出数据的TAP 态外， TD0 引脚为高阻态。 端口F 也是JTAG 接口。 在ATmega103 兼容模式下，端口F 仅作为输入。 |
| 端口G(PG4..PG0) | 端口G 为5 位双向I/O 口，具有可编程的内部上拉电阻。其输出缓冲器具有对称的驱动特 性，可以输出和吸收大电流。作为输入使用时，若内部上拉电阻使能，端口被外部电路拉 低时将输出电流。在复位过程中，即使系统时钟还未起振，端口G 处于高阻状态。 端口G 也可以用做其他不同的特殊功能。 在ATmega103 兼容模式下，这些引脚仅作为外部存储器的选通信号及32 kHz 振荡器的 输入，复位后，即使时钟还未起振，异步状态下，引脚初始值为 PG0 = 1、PG1 = 1、 PG2 = 0 。PG3 与PG4 为振荡器引脚。 |
| RESET | 复位输入引脚。持续时间超过最小门限时间的低电平将引起系统复位。门限时间见 P48Table 19。持续时间小于门限间的脉冲不能保证可靠复位。 |
| XTAL1 | 反向振荡放大器与片内时钟操作电路的输入端。 |
| XTAL2 | 反向振荡放大器的输出端。 |
| AVCC | AVCC是端口F与A/D转换器的电源。不使用ADC时，该引脚应直接与VCC连接。使用ADC时应通过一个低通滤波器与VCC 连接。 |
| AREF | A/D 的模拟基准输入引脚。 |
| PEN | SPI 串行编程模式的编程使能引脚。在上电复位时保持该引脚为低，芯片进入SPI 串行编程模式，在正常工作时， PEN 无效。 |
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