SoC存储器元件设计　将面临复杂与矛盾决策

2015-12-11 来源：Digitimes

SoC架构过去以处理器效能或低功耗元件为设计基础，然而近年也开始重视存储器元件。因此，芯片制造商现在得考量更多前端决策，包括摆置(placement)、存储器类型、接取优先次序(access prioritization)等。

据Semiconductor Engineering报导，从存储器接取来讨论，设计人员可透过软件进行优先化，也可直接用物理方式，像是将处理器贴近存储器来减低延迟性，或将电线调粗。此外，也可设计从记忆槽外接存储器，尽管延迟性提高，成本却可降低。外接存储器尺寸虽可加大，不过封装选择也往往造成新的问题。

而芯片业者也得决定存储器速度、电压、功能、软件等等。举例来说，有的软件较仰赖处理器，而有的软件则较仰赖存储器。而最终抉择对于芯片的系统表现、芯片成本、散热程度、调试(debug)与验证时间、市场竞争度都会有所影响。

益华电脑IP团队技术长Chris Rowen表示，由于存储器体积大，对于循环时间与延迟性更大，因此面临的物理问题比其他元件还要多。因此，设计人员得思考芯片内需要多少存储器、存储器摆置于何处。然而，往往难以决定芯片需要多少存储器才足够，因此常直接加入更大存储器容量与程式码容量。

关于存储器的每项决策，都有其优缺点。厂商希望让存储器体积愈小愈好，但是却希望容纳愈多的存储器。而对于某些问题，快取阶层很重要，然而处理其他问题时，却无法采用快取阶层，因此随时得把尺寸放在心上。

而存储器也不断面临中心化(centralization)与去中心化(decentralization)架构抉择，当存储器愈中心化，存储器资源就愈有弹性，而去中心化则可透过架构平行(parallelism)达到，而其中一项方式则是将计算机区隔开来。

新思科技(Synopsys)嵌入式存储器IP产品行销经理Prasad Saggurti表示，嵌入式存储器有数种应用方式，其中之一是减低电压，可使用芯片代工厂的位元芯片(Cell)，再替读写功能添增电路。

厂商也可以使用体积较大的逻辑位元芯片，不过使用这此方法，得先考量低功耗重要性是否优于芯片尺寸。以网路芯片而言，尺寸大一点通常较无关系，但是以智能型手机芯片而言，设计人员无法使用逻辑位元芯片，因为芯片尺寸攸关至极。

在物联网(IoT)的世界，人们对于存储器需求有所不同，厂商往往会将存储器的电压与频率调低，让存储器在临界电压(Threshold Voltage)以下运行。

这样的电路操作有利于无需快速唤醒、电池难以更换的智能型装置，像是位于路灯或桥上的装置。近临界区(Near-threshold)或次临界区设计会严重影响芯片效能，然而却可显著省电。

厂商也可采用更平衡的取径，替存储器搭载双轨模式，让周遭电路用以比位元芯片更低的电压运行，如此一来不会牺牲位元芯片效能。

而设计存储器最复杂之处在于，许多需考量的因素相互矛盾，像是在存储器之中，位元愈多愈好，然而SoC设计却聚焦于减少体积余裕(margin)，且提升效能、降低功耗。

在设计中加入快取一致性(cache coherency)，即可提升达到此提升效能、降低功耗目的，但所有的快取一致性子系统都得根据不同设计公司(Vendor)的不同需求来进行客制化，而每间公司要的又有所不同。快取一致性仍是多核心芯片设计的关键技术，可让不同核心于同一处理器组当中分享存储器。

此外，存储器架构也成为另一块矛盾的领域。一直以来，单芯片内建存储器(on-chip memory)比外接存储器(off-chip memory)快速，而频宽一直是内建存储器的最大问题之一。

2015年高频宽存储器(HBM)正是上市后，人们可在高频宽存储器与嵌入式存储器之间选择，提升存储器频宽甚至可减少存储器尺寸20%，而讨论也往往围绕着大小和功耗。

然而，要达到芯片尺寸缩小与功耗降低的目的，尤其是在多核心架构之下，得先讨论芯片优化。高频宽存储器和混合立方体存储器(Hybrid Memory Cube；HMC)都需要进阶封装制程，像是2.5D、3D、甚至是单体3D封装。

新的封装选择可透过直通矽穿孔(Through-Silicon Via)中介层(interposer)，减少存储器接取当中的寄生元件(parasitics)。然而，这样是否能使速度快于内建存储器，仍取决于位置、连接速度、材料、电压与频率等其他因素。

目前而言，论及存储器问题很难有简单的解决方案，未来随着各方面数量与复杂度提升，问题与矛盾也恐将愈来愈多。

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