用低速A/D变换器取样高速图像的技术

需要高速A/D变换器的一个明显领域是PC图像数字代。虽然一般TV图像具有相当低带宽，并且可以在13.5MHz取样合成YUV信号或在子载波频纺的倍数（4×）取样PAL或NTSC复合视频，但PC图像数字化需要更高速率。惯用的CRT监视器接收模拟信号，但LCD监视器提供像素显示并且为了产生满屏图像需要由与平板显示相同分辨率的数字信号驱动，虽然直载了当的方案是采用相同或比最大像素率高的时钟率的A/D变换器，但本文给出采用较低速度变换器的两种方法。

取样率

表1列出VESA所规定的一些显示格式的速率。例如，虽然XGA标准高达94.5MHz，但大多数显示板可处理屏刷新率只有75Hz，所以在XGA分辨率限制到78.5MHz像素率。

表1 流行的PC图像格式

在这种情况下，配置PC图像适配器产生85Hz输出时感觉必须用LCD监视器模拟输入接口上的帧率变换电路来降低速率。系统设计为员不用花费额外线财在模拟前端上使能85Hz输入，因为它不是推荐的工作模式。

假定用80MHz变换器处理95MHz输入信号。其性/价比比采用更昂贵的95MHz ADC合算。为了帮助理解如何设计一个系统能接受高速输入，本文将以典型的LCD监视器模拟前端的结构加以说明。

模拟前端结构

模拟前端包括：PGA（可编程增益放大器），用于三彩色组分（R，G，B）的A/D变换器，从线速率产生像素时钟的PLL、产生LCD板定时控制信号（称之为"显示定时产生器"）的功能单元，框图示于图1。为保证低分辨率图像（即在XGA板上的VGA）的全屏显示，图像需要放大。通常用图像处理器ASIC执行所需的实时图像定标。二维定标至少要有一个行存储器和完全外部帧缓冲器用于存储数据。假若在系统中有帧速率变换（例如85Hz～75Hz刷新率)，则也需要一个完全帧缓冲器。这种帧缓冲器为数据采集功能提供很好的灵活性。存储器消除显示像素频率与模拟前（数据变换器）像素频率间的相互影响。

当像素频率高于A/D变换器的最高速度时用数字化选择像素的方法可设计系统能在低于像素频率的速度捕获数据。此方法的简单算法是在帧的奇数的偶像素中只数字化每行的奇数像素（在1/2输入像素率）。在94.5MHzXGA实例中，变换器只要求工作在48MHz。对于每两个输入帧捕获一个完整帧。为进一步处理帧缓冲器将保持前一个帧直到完全获得下一个帧为止。

在系统中要求产生较低的取样时钟，这对其他功能块也是有利的，例如，PLL的VCO工作区域可降低，这是因为它只需要工作在80MHz，而不是原来的94.5MHz。

优缺点

这种方法是优据点是：每两个输入帧获得一个全屏图像，本质上是时间二等分水平频率分辨率。这将导致图像水平移动目标中的赝像；然而，事实上对于大多数静态图像显示将用LCD监视器替代传统的模拟PC监视器，在前面的例子中，可用80MHz变换器数字化SXGA分辨率（85Hz刷新率，157.5MHz像素率）的输入图像，只有当LCD板可以处理这样的分辨率或用某种另外方法使分辨率降低时才有意义。只有当帧缓冲器可用于这种功能时此原理才真实可行。根据工作模式，单一存储器可存储来自图像定标器（像素低于或等于A/D变换器最大速度时）的暂时结果或做为一个输入缓冲器扩展LCD监视器的像素输入范围，这可放弃采用定标引擎。较高的像素率通常适用于板最大分辨率，所以不需要任何放大。假若没有帧存储器，则采用低速A/D仍然是有意义的。

并联ADC

可用两个变换器并联以全速获取输入图像，每一个变换器只工作在1/2输入像素率。假若变换器具有输出使能功能（如TI公司TL V5580 8位80Msps ADC），则输出总线可用做组合A/D输出，不需要外部多路转换器。

为使并联工作的ADC能正确地匹配，它们数字化范围（由底/顶基准电压设置）应该相同。为保证做到这样，两个ADC上的相应外部基准引脚可连接在一起。两个ADC之间小的容限偏移可能会妨碍它们一致工作，而同一模拟输入电平可能在两个变换器中被数字化为不同输出码。注意，对于1Vpp信号，8位ADC的1LSB相当于4mV，所以板上噪声是个问题。建议采用分离的模拟和数字地线连接在单一点上。

自动定标

为了保证精度，高档监视器可包含自动定标特性，这很像现在高档CRT监视器那样能提供彩色-温度定标。在LCD中，图像的非有效视频（水平和/或垂直消隐期间）期间已知稳定的输入电平转换至ADC。在此期间，微控制器监控ADC输出码并与所希望的值进行比较。控制环路可以调节模拟输入电平或由外部DAC产生的ADC基准电平。注意，已有用于显示对比度和亮度电平控制的模拟输入电平增益和补偿控制功能。两者都是来自LCD监视器前端可用的用户控制。

设计实例

图2所示的设计是本文所述原理的应用实例。3个TLV5580用于XGA@75Hz板型、另外3个TLV5580用于全速取样的高档SXGA。两个奇偶取样A/D的相应基准连接在一起以防通道内偏移。用带微处理器接口的8输出DAC实现自动实标特性。在水平同步（HS）期间读取A/D值并与所希望的消隐码比较。其差值将调节DAC的顶/底DAC输出。没有用A/D上的内部带隙产生基准，所以通过它们分离的节电引脚（PWDN-REF高态）实现节电。注意，在此设计中板上最高时钟速度限制在1/2像素时钟。板接口是"双像素宽"，对于每个彩色组分由两个总线构成。这显著地降低了EMI并使PLL设计容易。同一PLL电路可用于XGA和SXGA两种型式。在SXGA中PLL反馈回路中的分频器编程为像素/行数的一半以产生1/2像素时钟频率。偶和奇时钟信号运行在相同频率，但相位相反。

结语

尽管只是简单地论及模拟LCD接口模块设计问题，但清楚地表明有很多的折衷方案可用，而为产品变异留有很大余地。本文的重点是数据变换器部分的某些选择方案以及对整个系统设计的影响。