DARPA与摩尔定律交织的历史

来源：内容由 公众号 半导体行业观察（ID：icbank）翻译自「DARPA」，作者 William Chappell，谢谢。

摩尔不太可能想到，他会为数亿美元联邦研究资金的投资、甚至工业界的更巨额的投资规划出一条路线。他和许多来自政府和工业领域的领导人一同预测了这一进步的终结。然而，通过独创性、资金和合作伙伴关系，预言继续得以实现。

与许多研究机构一样，DARPA已将摩尔定律作为制定电子创新持续发展道路的一种手段。几十年来，DARPA在电子技术的进步上投入了大量资金，产生了许多改变行业的技术，同时也实现了摩尔的预言。

DARPA自成立以来通常依赖于一种开放的研究模式，即与非国防导向的伙伴进行合作。相比于军事研究中通常要求的保密制度，这种包容和合作的模式产生的结果是，DARPA在半导体基础领域的投资让美国的半导体技术一马当先，成为引领者。我们帮助建立了社区，让创意得以严格发展，然后由行业完善和制造，从而产生技术进步，带来经济和国防收益。正确导航摩尔定律一直是我们全球领导地位的决定性因素。

DARPA在集成电路技术方面的最早投资之一是“超大规模集成电路（VLSI）”计划。在20世纪70~80年代，VLSI汇集了整个研究团体，在计算机体系结构和系统设计、微电子制造，以及设计制造、测试和评估的全周期方面取得了重大进展。这些研发承诺帮助克服了摩尔提出的晶体管微缩趋势的早期障碍。VLSI技术的进步推动了计算机领域的发展，进一步增强了美国的军事能力，加强了国家安全，同时也开创了商业应用的新时代【1】。

VLSI计划的成果之一包括“精简指令集计算（RISC）”处理器，这些处理器为超级计算机、美国宇航局火星探路者号探测器，以及今天的手机和移动设备【2】等提供了计算能力。由于RISC处理器的发展，图形硬件的性能每年增长55%，基本上每18个月性能就能翻一番【3】。虽然摩尔的言论仅仅描述了晶体管数量的增加与成本之间的反比关系，但性能的提升很快成为晶体管微缩的代名词，并成为持续微缩的主要动力。

VLSI计划强调了DARPA同美国电子界持续合作的必要性，以及DARPA在为进一步创新打开大门方面可以发挥的作用。为了促进对新芯片设计的追求，DARPA于1981年1月建立了“金属氧化物半导体执行服务机构（MOSIS）”。MOSIS提供了短周期、低成本的能力来制造有限批量的定制和半定制微电子器件。这项服务为研究人员提供了机会，否则他们无法直接使用微电子制造设备。在超过35年的发展历程中，MOSIS促进了微电子设计和制造领域的稳步创新。

虽然美国在上世纪70年代至80年代初加快了微电子技术创新的步伐，但日本在上世纪80年代末在先进半导体生产和制造领域处于领先地位。为了重新获得主导地位，“半导体制造技术联盟（SEMATECH）”在DARPA和美国半导体产业的支持和资助下成立。在随后的几十年里，该联盟促进了制造商和供应商之间的社区参与，并显著提高了下一代生产工具和设备的研发。到1992年，美国占全球半导体产量的82%，这在一定程度上要归功于这种跨社区的努力【4】。

在上世纪80年代末至90年代初，全新的和不断发展的军事和商业应用，包括先进武器系统、网络、全球定位系统（GPS），继续推动对高性能、低成本微电子的需求。当然，实现这一目标所需要的晶体管的持续微缩要求半导体材料、器件集成方案，以及其他技术领域持续出现更多的创新。

在此期间，DARPA资助了一个计划，这项计划开创了半导体光刻技术的先河。该计划与学术界和工业界合作，推动了新型透镜材料和光刻胶的开发，新型透镜材料和光刻胶突破了以往技术只能达到248nm光刻的技术壁垒，并支持新一代193nm光刻技术。这些微型化和电路密度方面的进展对半导体工业产生了巨大的影响。新的光刻技术迅速成为主流，业界人士将其应用于先进的商业和军事微电子领域。

在20世纪90年代早期对新材料和集成方案的探索的基础上，DARPA于1995年启动了一项开发25nm以下的晶体管的计划。在该项目下完成的研究工作导致了FinFET（鳍式场效应晶体管）的问世，FinFET基于一种新型3D晶体管设计，利用突出的鳍状硅结构，允许多个栅极在一个晶体管上工作。今天，领先的芯片制造商继续使用FinFET技术将晶体管缩小到7nm。

虽然摩尔的预测在过去50年里为晶体管微缩的发展指明了方向，但正是工业界、学术界和政府机构（如DARPA）的聪明才智和奉献精神，才使摩尔定律成为了现实。DARPA的投资帮助工业界和国防部（DOD）克服了传统晶体管微缩的障碍，通过发现新材料突破了目前的限制，并可以满足未来的性能和效率要求。这只有通过围绕新颖的设计方案和架构培育协作和创新的环境，以及在微电子制造和生产中开放实验路径才能实现。

正是由于VLSI、MOSIS和SEMATECH等计划对半导体工业的商业与国防支持相互交织在一起的历史，美国在微电子创新方面享有全球领导地位的独特优势。这使得消费类电子产品受益于国防部的传统组件，如GPS，以及利用尖端商业处理器和专用集成电路的处理能力的军事系统。

从1965年的杂志开始，几乎没有人会想到戈登·摩尔的预测会切实描绘出进入微电子时代50年的历程——集成电路的晶体管数量大约每两年翻一番，而每个晶体管的成本将会下降。

美国半导体工业对美国经济的贡献是独一无二的，其贡献远远超过国内其他主要制造业【5】。在过去的30年里，半导体行业的增长迅速增长，超过美国GDP增长率的6倍【6】。

然而，并非所有好事都能永远持续下去。今天，根据摩尔定律，半导体技术仍在继续进步，但这一进步正显示出放缓的迹象。除了随着器件尺寸的不断缩小所带来的工艺极限以外，继续沿着这条道路走下去的经济学相关的意外后果正在浮出水面。不断增加的电路复杂性和相关的开发成本使许多商业和政府组织无法参与电子研发的前沿。今天，美国电子产品开发和制造面临三大挑战，威胁着行业未来的健康发展，也威胁着我们的军事能力：

1 集成电路设计成本飞涨，限制了创新。只有拥有大量商业需求的大型全球跨国公司才能在当今的电子领域进行创新和竞争。这严重限制了资金短缺的初创公司和国防部设计人员可以制造的电路的复杂性。

2 外国投资正在扭曲市场，推动了向美国以外的转移。中国投资1500亿美元发展制造业的计划吸引了外国的兴趣。甚至到2015年，中国已经开始建造26座新的300mm半导体代工厂【7】，并启动了1300座无晶圆厂【8】。这些全球性的经济力量正在为变革性的半导体发明提供资金保障，以保持其领先地位。

3 不断走向一般化和抽象的趋势正在扼杀硬件的潜在收益。管理现代电子系统的复杂性（从制造和设计电路到编程）的成本不断上升，导致了抽象层的增加。从堆栈底部的发明（例如新材料）到计算堆栈更高处的赚钱部分的众多步骤使得人们不愿意进行大投资。再加上晶体管持续微缩所带来的可预见的好处，这就创造了一个生态系统，在这个生态系统中，只有通用的电子硬件才能在经济上取得成功，而且大部分价值已经向软件堆栈更高层次的应用程序靠拢。因此，硬件已经变得更接近于一种商品，将专业硬件在性能上的大部分潜在收益保留下来，只在特定的情况下使用。

在这种情况下，回到行业的起源，并从该领域的引领者那里寻找前进的线索，是很有启发性的。甚至在1965年设定路线时，摩尔自己就预见到了微缩的终结。在他的开创性论文中，他传达了我们所知道的摩尔定律，摩尔预测，除了技术和工程方面的挑战之外，经济局限性最终可能成为微缩的障碍。同样重要的是，在他的文章的第三页，他预测，在我们今天所知的设计自动化、材料科学、封装和架构专业化领域的进展，可以为日益强大的电子产品开辟道路。

根据摩尔50年前的观察，他准确地预测了我们今天所达到的目标。为了纪念摩尔定律在电子领域的持续存在，DARPA将这一点称为“摩尔定律的拐点”——在这一点上，我们今天确定的优先事项将决定电子生态系统是会变得停滞、僵化和传统，还是会变得动态、灵活和创新。

随着摩尔定律的拐点的临近，美国政府决定采取大规模行动，在未来五年内投资15亿美元，用于DARPA牵头的“电子复兴计划（ERI）”。ERI寻求建立一个专业、安全、高度自动化的创新周期，使美国电子界从通用硬件时代转向专业系统。

基于DARPA的电子发明传统，ERI旨在促进前瞻性的合作和新方法，以迎来电路专业化的新时代。这项大规模的计划将把DARPA的开放研究模式应用于微电子领域的未来，并将政府、学术界、工业、国防工业基地和国防部联合起来，创造持续和巨大进步所需的环境。

根据摩尔1965年论文第三页所提供的指导，ERI试图创建一个生态系统，在这个生态系统中，智能设计自动化工具能够直接将逻辑图转换成物理芯片，中间不需要任何特殊的工程干预。这将使生产为特定功能设计的小批量定制电路（或加速器核心）在经济上可行，而不仅仅是生产大量通用电路。构建和连接定制电路阵列以形成更大的系统的能力可以让我们快速高效地创建各种独特的电子产品。

ERI由DARPA的若干项目组成，其中许多项目是在2017年6月正式宣布ERI计划后启动的，重点关注三个研究方向：架构、材料和集成，以及设计。设计方向的团队寻求开发一个开放的框架，使研究人员和设计团队能够应用机器学习算法，这些算法能够快速自动地将高级功能和要求转换为定制电路的物理布局。为了确保各种定制电路、材料和器件技术可以一起用于构建更大的系统，材料和集成推动力将研究新的互连标准以及新型存储器和逻辑电路的集成。最后，架构推动力将探索电路级协调和硬件/软件协同设计方法，以帮助创建模块化和灵活的系统，能够适应并优化新器件和加速器核心的组合，使之适应任何应用。

“也许新设计的设计自动化程序无需任何特殊的工程就能从逻辑图转化为技术实现。”

——戈登·摩尔，1965年

虽然摩尔无法预测晶体管微缩会达到哪种程度，但他确实理解晶体管数量的增加最终会让电路变得太过复杂，设计师无法手动布局，需要开发自动化工具。当摩尔发表他的言论时，集成电路有大约50个晶体管；如今，这个数字约为210亿【9】。随着晶体管数量的不断增加，电子社区开始开发电子设计自动化（EDA）工具，以帮助实现这一过程自动化。虽然这些工具在帮助设计人员管理数十亿晶体管布局的复杂性方面具有强大功能，但它们并没有跟上物理制造能力和模拟电路的兴起，这些电路仍然是手动设计的。结果，设计团队的规模爆炸式增长，对专业技术的需求从未如此强烈。

模块化设计方法的发展有助于减轻EDA的一些局限。设计师采用的一种技术是将经常使用的电路功能放到离散的、模块化的块中，称为知识产权（IP）块，人们可以使用和重用IP块来创建更大、更复杂的系统。相比之下，在2000年，超过90％的芯片必须进行专门设计。如今，这一数字发生了逆转，设计师们将设计好的IP块用于90%以上的芯片【10】。

然而，尽管IP块的使用越来越多，但设计和验证新硬件的成本迅速上升，这使得除了大公司以外，其余公司都无法获得前沿电子产品。“实现更快速的集成电路（CRAFT）”计划旨在通过使用自动生成器快速创建新电路并加速设计周期来探索此问题的解决方案。最近，CRAFT计划的研究人员展示了一种利用自动生成器生成数字电路的设计流程，比传统方法快7倍。换言之，这些工具使小型设计团队的生产效率提高了7倍。

要想在即将到来的摩尔定律的拐点之后保持持续的前进势头，就需要突破机器学习的极限，将自动化扩展到电路设计的各个方面。受摩尔先见之明的启发，ERI设计推进的两个新项目旨在探索以机器为中心的硬件设计流程，这些设计流程可以支持复杂电子电路的物理布局生成，无需人工，而且在24小时内完成。为了促进电路块的可靠重用和利用开源设计社区的集体智慧，这些工作寻求利用新的模拟技术和机器学习来对电路块进行验证并模拟。随着这些增强的设计自动化工具的出现，越来越多的创新者进入的门槛将降低，从而诞生出一个前所未有的电子技术专业化和高能力的时代。

“……用较小的功能构建大型系统，这些系统是分开封装且互连的。”

——戈登·摩尔，1965年

管理模块化的一个主要挑战是如何在不影响性能的情况下正确地连接越来越多的功能块。自2000年以来，每个芯片上的晶体管数量从4200万个增加到210亿个【11】，而同一芯片上的IP块数量也增加了10倍以上【12】。此外，这些功能块越来越多地成为数字电路和模拟电路的混合体，而且往往由完全不同的材料制成，这进一步加大了集成的难度。

为了实现摩尔用小功能块构建大功能的愿景，我们需要找到各种不同的块之间连接和通信的新方法。

摩尔对材料和集成的预测已经在DARPA的“通用异构集成和IP重用策略（CHIPS）”计划中实现。这项研究工作旨在开发模块化芯片设计，通过集成各种IP模块，以预制小芯片（chiplet）的形式进行快速组装和重新配置。这些chiplet利用标准布局和接口轻松连接在一起。该计划最近宣布，英特尔将向CHIPS计划提供其专有接口及其相关IP，以用作该计划的标准接口。英特尔的直接参与将有助于确保该计划中的所有不同的IP块能够无缝连接在一起。这是朝着建立国家互联标准迈出的一大步，该标准将实现大型模块化系统的快速组装。

在晶体管数量不断增长的背后，常常被忽略的是在芯片之间来回传输数据所需的互连数量的平行增长。连线的激增不仅使设计过程变得复杂，还为数据传输创建了更长，更复杂的路径。为了更直观地体现这种规模，假想现代芯片中的所有连线首尾相连，它的长度将超过21英里。对于将中央处理单元（CPU）和存储器分开的大多数计算体系结构而言，在日益复杂的线路之间移动数据严重限制了计算性能。这个难题甚至有自己的名字——“内存瓶颈”。例如，在前沿芯片上执行机器学习算法，超过92％的执行时间要花在等待访问内存上。

由于新标准接口和当前互连的性能限制使得大量电路组合成为可能，我们必须提出一个问题：新材料和全新的体系结构在应对这些挑战方面可以发挥什么作用？针对这个问题，ERI材料与集成计划下的一个新项目计划探索微系统组件的垂直而非平面集成的使用。通过利用第三维度，设计人员可以显着减小基本组件（如CPU和内存）之间的连线长度。仿真结果表明，使用较旧的90nm节点制造的3D芯片比使用平面集成在7nm节点上制造的电路性能好50倍。此外，另一个项目将研究新材料和架构，重新考虑处理器和内存之间的数据流，为处理日益增加的科学、传感器、社会、环境和许多其他类型的数据提供新的解决方案。

“大型功能的可用性，结合功能设计和结构，应该可以使大型系统的制造商快速并经济地设计和构建各种各样的器件。”

——戈登·摩尔，1965年

摩尔定律的不懈步伐确保了通用计算机成为过去50年的主导架构。与摩尔定律所取得的性能提升相比，探索新的计算机架构、投入多年和数亿美元的开发成本毫无经济效益。然而，随着摩尔定律的趋势开始放缓，从通用硬件中挤出性能变得越来越困难，这为专业架构的复兴奠定了基础。

在设想未来会是什么样子时，摩尔提出了一个框架，通过专注于“功能设计和构造”来提供专业架构，人们会得到具有经济意义的可制造系统。换言之，他在设想灵活的架构，可以利用专门的硬件更快速更高效地解决特定的计算问题。

去年，DARPA启动了“分层识别验证漏洞（HIVE）”计划，目的是探索专用集成电路的优化，优化后的集成电路可以分析大型数据集中数据点之间的各种关系，例如社交媒体、传感器馈送和科学研究。通过与高通、英特尔等行业合作伙伴合作，HIVE计划旨在开发一种能够处理大规模数据分析的专用集成电路，其速度比现有处理技术快1000倍。这种先进的硬件能够分析由物联网、不断扩展的社交网络和未来的传感器系统产生的数以十亿计和万亿计的边缘数据集。

虽然HIVE是当前进步的一个例子，但需要更多的创新才能实现摩尔的专业硬件愿景。采用更专业化的关键挑战之一是通用处理器的灵活性和专用处理器的效率之间的矛盾。如果设计人员发现专用硬件难以使用或难以编程，他们可能会放弃硬件能够提供的效率。

这两个新的ERI的架构计划试图证明灵活性和效率之间不一定是对立的。这些计划旨在开发确定合适数量和专业类型的方法，同时使系统尽可能具有可编程性和灵活性。

其中一个计划是研究可重新配置的计算架构和软件环境，它们在不牺牲通用性或可编程性的前提下，使数据密集型应用的性能接近专用于处理的单一应用实现的性能。由此产生的功能将实现基于对输入数据的实时处理的计算资源的实时优化。该计划将实现优于最先进的通用处理500~1000倍的处理性能，并提供针对应用的专用处理性能，同时保持灵活性和可编程性。

ERI架构支柱下的第二个计划将探索组合大量加速器核心的方法。尽管用加速器内核可以比在通用处理器上运行软件更快、更高效地执行特定功能，但是在许多异构内核上编程和协调应用程序一直是巨大的挑战。一种解决方案是采用计算堆栈的垂直视图，从应用软件到操作系统，一直到底层硬件。通过探索域驱动方法（domain-driven approach）的概念来确定适当的加速器；此外，致力于更好的语言和编译器，以优化这些加速器的代码；为了在这样一个复杂的处理器上运行的应用程序实现智能调度，该计划正在研究定制芯片的新概念，它可以快速利用无数加速器来处理多个应用程序。

摩尔定律带来的收益并没有保证，而是通过商业界、学术界和政府之间的独创性和密切合作实现的。如今，集成电路设计成本的不断上升、外国投资的不断增加，以及硬件的商品化威胁着一个富于创新且充满活力的国内微电子产业的未来的健康发展。面对这些挑战，“电子复兴计划（ERI）”将建立在政府与行业成功合作的悠久传统基础上，营造下一波美国半导体创新所需的环境。

CHIPS计划正在推动一种新的微系统架构，该架构基于将小型单功能的chiplet混合并匹配到芯片大小的系统中，其能力相当于整块PCB上的芯片和元件。

1. National Research Council. 1999. Funding a Revolution: Government Support for Computing

Research. Washington, DC: The National Academies Press. https://doi.org/10.17226/6323.

2. National Research Council. 1999. Funding a Revolution: Government Support for Computing

Research. Washington, DC: The National Academies Press. https://doi.org/10.17226/6323.

3. IBM. RISC Architecture. http://www-03.ibm.com/ibm/history/ibm100/us/en/icons/risc/

4. National Research Council. 1999. Funding a Revolution: Government Support for Computing

Research. Washington, DC: The National Academies Press. https://doi.org/10.17226/6323.

5. SIA, “The U.S. Semiconductor Industry: A Key Contributor to U.S. Economic Growth,” 2014.

6. McKinsey industry analysis

7. EE Times, “China Fab Boom Fuels Equipment Spending Revival,” March, 2017. https://

www.eetimes.com/document.asp?doc_id=1331492

8. EE Times, “Much Ado About China’s Big IC Surge,” June, 2017. https://www.eetimes.com/

document.asp?doc_id=1331928

9. PC World, “Nvidia’s monstrous Volta GPU appears, packed with 21 billion transistors and

5,120 cores,” May, 2017, https://www.pcworld.com/article/3196026/components-graphics/

nvidias-monstrous-volta-gpu-appears-packed-with-21-billion-transistors-and-5120-cores.

html

10. SEMICO Research Corporation, 2014

11. The Economist, “Technology Quarterly: After Moore’s Law,” https://www.economist.com/

technology-quarterly/2016-03-12/after-moores-law

12. SEMICO Research Corporation, 2014

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