发布时间：2012-11-30

     如果在具有多个时钟的非同步系统中使用FPGA，或者系统中的时钟频率或相位与FPGA所使用时钟频率或相位不同，那么设计就会遇到亚稳态问题。不幸的是，如果设计遇到上述情况，是没有办法完全解决亚稳态问题的，不过还是有一些方法可降低系统出现亚稳态问题的几率。 　　先来深入研究一下引起亚稳态的原因，再谈谈用哪些方法加以应对。 　　 什么是亚稳态 　　在FPGA等同...

发布时间：2012-10-31

什么是 亚稳态 　　在FPGA等同步逻辑数字器件中，所有器件的寄存器单元都需要预定义信号时序以使器件正确地捕获数据，进而产生可靠的输出信号。当另一器件将数据发送给FPGA时，FPGA的输入寄存器必须在时钟脉冲边沿前保证最短的建立时间和时钟脉冲边沿后的保持时间，从而确保正常完整地 接收信号。 　　在一定的延迟后，寄存器输出端随后将信号发送到FPGA的其他部分。不过，如果信号...