发布时间：2022-07-21

上图是信号发生器的原理图。一个计数器也加地址发生器，用来改变脉冲频率的。另一个是ROM存储波形数据。 设计中遇到的问题： 先设计这两个模块，之后建立项目，链接完上述原理图之后。开始把原理图文件转换成文本格式，即(.v)文件。和Test Bench。然后在文件里添加这两个文件。如下图：ly.v和ly.vt.这里是verilog HDL语言。之后一定要删除ly.bdfl...