[讨论] FPGA的ALTPLL倍频问题

FPGA使用的是Altera公司的EP2C8Q208C，外部时钟接在clk3管脚上，频率为27MHZ，很稳定。我使用QuartusII自带ALTPLL进行倍频，希望能够得到2倍频和4倍频。可是运行后发现输出的频率非常不稳定，locked输出也不稳定，不是仿真中看到的一直处于高电平的情况。下面是编译后的pll summary，请教原因，谢谢！
PLL mode        Normal
Compensate clock        clock0
Self reset on gated loss of lock        Off
Gate lock counter        --
Input frequency 0        27.0 MHz
Input frequency 1        --
Nominal PFD frequency        27.0 MHz
Nominal VCO frequency        755.9 MHz
VCO post scale        --
VCO multiply        --
VCO divide        --
Freq min lock        17.86 MHz
Freq max lock        35.71 MHz
M VCO Tap        0
M Initial        1
M value        28
N value        1
Preserve counter order        Off
PLL location        PLL_1
Inclk0 signal        CLK
Inclk1 signal        --
Inclk0 signal type        Dedicated Pin
Inclk1 signal type        --