[讨论] 请教VHDL代码问题

今天碰到一个怪事，用VHDL这么写，没有报错，电路不能工作。
outport <= inport;   outport和inport是FPGA的引脚。
这是什么原因？
我用quartus 9.1。

Quartus9.1 破解软件有问题，这个问题我碰到过了

你可以把QUARTUS9。1 设置一个选项去掉就可以了

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问题解决了，EPCS配置器和FPGA的连线有问题。