[FPGA开发] ddr3初始化失败

ddr初始化local_cal_fail为高，开始发现pll时钟没有锁住pll_lock一直为低，用函数信号发生器产生了一个稳定的时钟接上去。时钟锁住了，但是初始化还是失败，拿signaltop引入ddr信号调试，发现mem_rst_n一直没有信号。而官方仿真是有信号的。   
如图所示，黄色信号在初始化成功前是有拉低然后置高的。这个信号是FPGA中ddr控制器输出给ddr3的。目前感觉是控制器的问题。但是能改的东西实在有限啊，除了时钟就是复位，我还能改什么？？？？？  IP参数也看不出有什么能改动的，即使改也不应该影响这个复位啊。感觉没救了
网上有看到说复位延时1000clk的，纳闷，我这个采用的是周期性复位，按理说也不会有啥问题啊

你用的是硬核还是软核，我以前也碰到过问题，我用的是硬核，当时我在DDR3 IP里改了些参数，让我调通了，你也可以试着改一下，这种问题一般是PCB布线没布好引起的，

我也遇到这样的问题，不过在NIOS II系统上挂载这个DDR3-UNIPHY用的同样的参数，读写测试一切OK，但在FPGA中裸CORE逻辑调用就是初始化不成功，，，另外在ARM A9端还有一组同样的DDR3，也是OK的，，，

如果没有解决，你可以在QSYS配合NIOS II试一试，确认电路问题还是例化问题，，，如果解决了能分享一下这个坑吗

你好，问题解决了吗？我现在遇到跟你一样的问题。

您好，能加你qq吗？我的问题还没有解决。我的qq 570327113

您好，请问您最后怎么解决mem_rst_n一直没信号的问题的，弄了好长时间了，一直卡在这里。希望您看到可以指点一下，万分感谢。

没有解决，已经没搞了