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[讨论] FPGA HDL代码映射为单元电路的问题

eeleader 2010-5-26 08:43 楼主

在写好HDL代码后，在FPGA实现中要映射为一些基本的时序或组合电路。请问，在映射的时候，内部有没有什么规则？

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回复评论（1）

沙发 eeleader

内部肯定有编译规则,比如IF ELSEIF ELSIF END IF 这样的结果编译器编译为级联的选择器！

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点赞 2010-5-27 09:03

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