[讨论] 利用FPGA 对外部芯片进行直通连线遇到的问题

背景介绍：
       硬件架构FPGA+DSP ,   DSP的管脚信号wen,rdn,cs 通过FPGA IO 连接到外部RAM 中，这样做的目的考虑到FPGA可以访问DSP，或者设计为DSP也可以访问外部RAM，硬件设计兼容，不用修改硬件。

调试时遇到的问题：用VHDL 进行对FPGA编程时，程序如下：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_ARITH.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY  FD  IS
             (
                 CLK :  IN  STD_LOGIC;
                 RST :  IN  STD_LOGIC;
                wen,rdn,cs : IN STD_LOGIC;
                RAM_WEN, RAM_RDN, RAM_CS: OUT STD_LOGIC
               );
END FD;

ARCHITECTURE ARCH_FD OF FD IS
BGEIN

    RAM_WEN<=WEN;
    RAM_RDN<=RDN;
   RAM_CS<=CS;
END ARCH_FD;

结果： 这三个管脚并 RAM_WEN, RAM_RDN, RAM_CS没有得到与dsp_wen, dsp_cs, dsp_rdn管脚相同的信号,而是全高电平.

不知道啥原因？

最后我用原理图进行修改，改为在原理图连线方式，居然可以。
哇塞 ，  居然没问题， 二者有何区别，俺百思不求其解！