[讨论] 同步设计的FPGA程序关于时钟约束的问题

同步设计的FPGA程序关于时钟约束的问题？

      在设计过程需呀关注几个问题， 要求整个设计要跑到多少时钟？

问题是，这个规则怎么设计？简单的说比如，系统最大要求时钟是50MHZ，

那么我们做的程序约束要求是系统最大时钟的多少倍，2 或3 或N？

 

大家有这方面的经验，讨论之

 

第二。 Quartus 关于时序设置界面如下;

 

上面Delay requirements 中几个参数怎样设置，标准是什么？

建议用 timequest 做时序分析 。

在约束的时候 假设系统要求50M 那我就约束到50M * 1.2 。。。

关于 TSU TCO TPD 和 TH的约束 都是跟芯片的引脚有关的约束
关于他们的设置 得考虑到电路板上的FPGA外围芯片的建立时间和保持时间 还跟电路板布线走线延迟有关
Altera有一个时序培训的资料 对引脚的这些设置描述非常详细 名字叫 Altera 时序分析 建议楼主可以去看一下 。。。