[讨论] 【FPGA设计技巧问题】延时问题

背景：RTL代码中写了一个寄存器可控的延时逻辑对输入clk进行调节，使用了9个SMIC18的DLY单元串接而成。DC综合是设成了don't touch。
问题：查datasheet可得，DLY单元的上升沿和下降沿的延时是不一样的，请问这样的话，如果多个级联，其占空比会不会过大或过小，从而导致时钟延迟后输出失败？