[求助] vivado仿真输出波形信号输入全为Z，输出全为X

 源文件：

`timescale 1ns / 1ps
module clk_counter(
    input               sys_clk,
    input               rst_n,
    input               gate,
    output reg[31:0]       clk_cnt,
    output reg          counter_valid
    );
    always@(posedge sys_clk or negedge rst_n)
    begin
        if(rst_n == 1'b0)
            begin
                clk_cnt <= 32'd0;
                counter_valid <= 1'b0;
            end
        else if(gate == 1'b1)
            begin
                clk_cnt <= clk_cnt + 32'd1;
            end
        else if(gate == 1'b0)
            begin
                counter_valid <= 1'b1;
            end
    end
endmodule

仿真激励文件： 

`timescale 1ns / 1ps
module vtf_clk_counter;
    //inputs
    reg               clk;
    reg               rst_n;
    reg               gate;   
    //outputs 
    wire[31:0]       clk_cnt;    
    wire          counter_valid;
    
    clk_counter uut(
        .sys_clk(clk),
        .rst_n(rst_n),
        .gate(gate),
        .clk_cnt(clk_cnt),
        .counter_valid(counter_valid)
    );
    initial begin
        clk = 0;
        rst_n = 0;
        gate = 0;
        #100;
            rst_n = 1;
        #100;
            gate = 1;
        #1000;
            gate = 0;
    end
    always #25 clk = ~clk;
endmodule

仿真波形：

 这是仿真波形是啥问题呢？

输入输出信号都有定义，也对信号赋了初值，可是仿真波形就是没有东西

文件没问题啊，放大一下波形看看，现在的时间刻度是ms，太大了

好的，感谢，问题已经解决了

解决了也说一下，怎么解决了啊，好给遇到同样问题的坛友有一些借鉴的地方

你发帖仿真图片说没问题，以为是自己粗心了没有调时间轴，

现在有点忘了，好像是顶层模块调用这个模块的时候参数的位宽没有对应好，32位的clk_count[31:0]传成一位位宽了。