[其他芯片] 【国产FPGA 正点原子DFPGL22G开发板】一、开箱，环境配置及示例工程运行

Jimmy_Arareb 2022-12-28 19:46 楼主

# 一、 开箱，环境配置及示例工程运行

[TOC]

## 1. 开箱
感谢EEWORLD论坛，正点原子以及紫光同创提供了本次测评机会。这也是我本人第一次进行开发板测评，请大家多多指教。

### 外观及包装
收到开发板时包装完好，配件齐全：

开发板本体：

开发板正反面均有亚克力板保护，防止磕碰。正点原子出品的开发板一如既往的外设丰富，使用方便。

### 配件
* FPGA 开发板 PGL22G
* 12V 1A 电源适配器
* 红外遥控器
* USB Type-C 线
* 收纳盒
* 紫光下载器 Usb Cable

### 功能验证
上电测试Flash中烧写的出厂测试程序，观察到LED及数码管正常显示，说明开发板工作正常。

## 2. 环境配置
紫光同创提供了一套完善的开发环境，除IP库有待进一步丰富外实际开发体验良好。

### Pango Design Suite
直接双击安装包进行安装即可，注意中途会安装USB Cable驱动及依赖库。

安装完毕后需要创建环境变量 `PANGO_LICENSE_FILE` 并添加License文件所在路径。

个人习惯使用VS Code进行文本编辑，在菜单栏中点击 `Edit -> Preferences` 进入 `Preferences` 窗口，选择 `Integrated Tools` 后编辑 `Text Editor` 栏，填写 `Code.exe` 所在路径，点击 `OK` 即可在编辑文本时自动调用VS Code。

在VS Code中，Verilog、System Verilog及VHDL均可通过插件可以实现代码高亮，代码跳转，代码自动补全，自动例化，测试模板生成，语法检查，代码格式化，版本管理等功能。

### ModelSim
本次测评所用计算机由于先前的项目开发，已提前安装ModelSim SE-64 10.5。

## 3. 示例工程运行
以正点原子提供的流水灯工程为例。

### 创建工程
按照PDS提供的新建工程向导进行即可，与其它FPGA开发环境操作基本一致。
1. 工程命名及工程路径
2. 添加工程文件
3. 指定器件型号

注意，由于没有Synplify Pro的证书，在器件型号页面中，综合工具需要选择ADS。

### 导入设计文件

流水灯例程如下：

```verilog
//****************************************Copyright (c)***********************************//
//技术支持：www.openedv.com
//淘宝店铺：http://openedv.taobao.com 
//关注微信公众平台微信号："正点原子"，免费获取FPGA & STM32资料。
//版权所有，盗版必究。
//Copyright(C) 正点原子 2018-2028
//All rights reserved
//----------------------------------------------------------------------------------------
// File name:           flow_led
// Last modified Date:  2018/7/11 11:12:36
// Last Version:        V1.1
// Descriptions:        流水灯
//----------------------------------------------------------------------------------------
// Created by:          正点原子
// Created date:        2018/1/29 10:55:56
// Version:             V1.0
// Descriptions:        The original version
//
//----------------------------------------------------------------------------------------
//****************************************************************************************//

module flow_led(
    input               sys_clk  ,  //系统时钟
    input               sys_rst_n,  //系统复位，低电平有效
    
    output  reg  [3:0]  led         //4个LED灯
    );

//reg define
reg [23:0] counter;

//*****************************************************
//**                    main code
//***************************************************** 
                                                                                                                                                                                                                         
//计数器对系统时钟计数，计时0.2秒
always @(posedge sys_clk or negedge sys_rst_n) begin
    if (!sys_rst_n)
        counter <= 24'd0;
    else if (counter < 24'd1000_0000 - 1'd1)
        counter <= counter + 1'b1;
    else
        counter <= 24'd0;
end

//通过移位寄存器控制IO口的高低电平，从而改变LED的显示状态
always @(posedge sys_clk or negedge sys_rst_n) begin
    if (!sys_rst_n)
        led <= 4'b0001;
    else if(counter == 24'd1000_0000 - 1'd1) 
        led[3:0] <= {led[2:0],led[3]};
    else
        led <= led;
end

endmodule 
```

使用计数器对输入时钟进行分频，得到周期为0.2s的信号，从而控制移位寄存器进行移位，实现流水灯的效果。

### 创建约束

使用PDS提供的User Constraint Editor以图形化界面的方式编辑约束文件。

#### 时序约束

在 `Timing Constraints` 页面中添加频率为50M的主时钟约束及输入输出接口约束。

生成的约束语句如下：

```tcl
create_clock -name {clk} [get_ports {sys_clk}] -period {20.000} -waveform {0.000 10.000}
set_input_delay {0.100} [get_ports {sys_rst_n}] -clock [get_clocks {clk}] 
set_output_delay {0.100} [get_ports {led[0] led[1] led[2] led[3]}] -clock [get_clocks {clk}] 
```

#### 物理约束

在 `Device -> I/O Table` 页面中根据原理图选择引脚位置及电平标准。

生成的约束语句如下：

```tcl
define_attribute {p:led[3]} {PAP_IO_DIRECTION} {OUTPUT}
define_attribute {p:led[3]} {PAP_IO_LOC} {G1}
define_attribute {p:led[3]} {PAP_IO_VCCIO} {1.5}
define_attribute {p:led[3]} {PAP_IO_STANDARD} {LVCMOS15}
define_attribute {p:led[3]} {PAP_IO_DRIVE} {8}
define_attribute {p:led[3]} {PAP_IO_NONE} {TRUE}
define_attribute {p:led[3]} {PAP_IO_SLEW} {SLOW}
define_attribute {p:led[2]} {PAP_IO_DIRECTION} {OUTPUT}
define_attribute {p:led[2]} {PAP_IO_LOC} {J7}
define_attribute {p:led[2]} {PAP_IO_VCCIO} {1.5}
define_attribute {p:led[2]} {PAP_IO_STANDARD} {LVCMOS15}
define_attribute {p:led[2]} {PAP_IO_DRIVE} {8}
define_attribute {p:led[2]} {PAP_IO_NONE} {TRUE}
define_attribute {p:led[2]} {PAP_IO_SLEW} {SLOW}
define_attribute {p:led[1]} {PAP_IO_DIRECTION} {OUTPUT}
define_attribute {p:led[1]} {PAP_IO_LOC} {J6}
define_attribute {p:led[1]} {PAP_IO_VCCIO} {1.5}
define_attribute {p:led[1]} {PAP_IO_STANDARD} {LVCMOS15}
define_attribute {p:led[1]} {PAP_IO_DRIVE} {8}
define_attribute {p:led[1]} {PAP_IO_NONE} {TRUE}
define_attribute {p:led[1]} {PAP_IO_SLEW} {SLOW}
define_attribute {p:led[0]} {PAP_IO_DIRECTION} {OUTPUT}
define_attribute {p:led[0]} {PAP_IO_LOC} {F3}
define_attribute {p:led[0]} {PAP_IO_VCCIO} {1.5}
define_attribute {p:led[0]} {PAP_IO_STANDARD} {LVCMOS15}
define_attribute {p:led[0]} {PAP_IO_DRIVE} {8}
define_attribute {p:led[0]} {PAP_IO_NONE} {TRUE}
define_attribute {p:led[0]} {PAP_IO_SLEW} {SLOW}
define_attribute {p:sys_clk} {PAP_IO_DIRECTION} {INPUT}
define_attribute {p:sys_clk} {PAP_IO_LOC} {B5}
define_attribute {p:sys_clk} {PAP_IO_VCCIO} {3.3}
define_attribute {p:sys_clk} {PAP_IO_STANDARD} {LVCMOS33}
define_attribute {p:sys_clk} {PAP_IO_NONE} {TRUE}
define_attribute {p:sys_clk} {PAP_IO_HYS_DRIVE_MODE} {NOHYS}
define_attribute {p:sys_rst_n} {PAP_IO_DIRECTION} {INPUT}
define_attribute {p:sys_rst_n} {PAP_IO_LOC} {G5}
define_attribute {p:sys_rst_n} {PAP_IO_VCCIO} {1.5}
define_attribute {p:sys_rst_n} {PAP_IO_STANDARD} {LVCMOS15}
define_attribute {p:sys_rst_n} {PAP_IO_NONE} {TRUE}
```

### 分析与综合

在编译流程窗口中依次右键 `Compile` `Synthesis` `Device Map` 点击 `Run` 完成编译。

编译后可以查看资源使用报告。

### 布局布线

在编译流程窗口中按照同样的操作点击 `Place & Route` 完成布局布线.

完成后可以点击 `Report Timing` 生成时序报告。

### 下载工程

点击 `Generate Bitstream` 生成比特流，使用Configuration工具扫描JTAG链并连接到目标芯片，选择比特流文件后右键FPGA芯片下载，观察到流水灯正常闪烁。

点击 `Operations -> Convert File` 进入文件转换界面，选择Flash芯片型号及读取模式，选择.sbit文件路径，点击 `OK` 生成.sfc文件。

右键FPAGA芯片点击 `Scan Outer Flash` ，选择.sfc文件。

右键Flash芯片点击 `Program` ，将配置文件下载至Flash中，断电后重新上电，观察到流水灯正常闪烁。

## 4. ModelSim 仿真测试

### 编译 ModelSim 库

在菜单栏中点击 `Tools -> Compile Simulation Libraries` ，填写仿真库及仿真器的路径后点击 `Compile` 开始编译。

### 导入仿真文件

测试激励如下：

```verilog
`timescale 1ns / 1ns  // 定义仿真时间单位1ns和仿真时间精度为1ns

module tb_flow_led ();  // 测试模块

//输入
    reg        sys_clk;  // 时钟信号
    reg        sys_rst_n;  // 复位信号

//输出
    wire [3:0] led;

//*****************************************************
    //**                    main code
    //*****************************************************

//给输入信号初始值
    initial begin
        sys_clk   = 1'b0;
        sys_rst_n = 1'b0;  // 复位
        #20 sys_rst_n = 1'b1;  // 在第21ns的时候复位信号信号拉高
    end

//50Mhz的时钟，周期则为1/50Mhz=20ns,所以每10ns，电平取反一次
    always #10 sys_clk = ~sys_clk;

//例化led模块
    flow_led u0_flow_led (
        .sys_clk  (sys_clk),
        .sys_rst_n(sys_rst_n),
        .led      (led)
    );

endmodule
```

### 功能仿真

在菜单栏中点击 `Process -> Run Simulation -> Run Behavior Simulation` ，PDS会调用ModelSim开始联合仿真。

设置仿真时间为1sec，观察到流水灯输出正常。

## 5. Debug Core 测试

使用片上逻辑分析仪Debug Core可以捕捉FPGA运行过程中的信号，提高调试效率。

### 使用 Fabric Inserter 创建 Debug Core

在菜单栏中点击 `Tools -> Inserter` 打开Fabric Inserter窗口。

点击 `New DebugCore Unit` 创建Debug Core，在 `Trigger Parameters` 页面进行触发端口、捕获存储和触发条件的参数配置。

在 `Net Connections` 页面点击 `Modify Connections` 进入Select Net配置界面。

连接Debug Core时钟及需要捕获的信号，点击 `OK` 后返回。

最后点击保存生成Debug Core配置文件。

### 使用 Fabric Debugger 下载并捕获数据

重新运行 `Device Map` 至 `Generate BitStream` 的所有步骤，生成带有Debug Core的比特流。

点击菜单栏中的 `Tools -> Debugger` 打开Fabric Debugger窗口。

连接后下载比特流并导入.fic文件。

设置触发条件，点击开始采集，观察到Debug Core满足触发条件后正确采集了信号。

使用Bus Plot功能可以按照总线的数据进行绘图。

测试中遇到了一个问题，布局布线完成后出现Critical Warning：

> Route-2036: The clock path from u_CORES/u_GTP_SCANCHAIN_PG/scanchain:CAPDR to clkbufg_3/gopclkbufg:CLK is routed by SRB.
> Route-2036: The clock path from u_CORES/u_GTP_SCANCHAIN_PG/scanchain:TCK_USER to clkbufg_4/gopclkbufg:CLK is routed by SRB.

无时序违例且Debug Core工作正常，查看网表发现这两条时钟路径穿过了7个SRB，超过2个的上限触发警告。不知道除手动布线或关闭该警告外是否有其它解决办法。<span class="showedittime"><i class="pstatus"> 本帖最后由 Jimmy_Arareb 于 2022-12-29 00:17 编辑 </i></span>

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沙发火辣西米秀

用片上逻辑分析仪Debug Core可以捕捉FPGA运行过程中的信号确实效率高

点赞 2022-12-30 09:07

板凳 Jimmy_Arareb

引用: 火辣西米秀发表于 2022-12-30 09:07 用片上逻辑分析仪Debug Core可以捕捉FPGA运行过程中的信号确实效率高

目前发现Debug Core似乎会导致局部布线拥塞，不知道后续有没有优化。

点赞 2023-1-1 01:22

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