第一次提问- 小弟是学计算机的，但对硬件感兴趣，刚看以前的帖里有兄弟说学vhdl语言没前途，小弟正在学习，能不能有大侠指点一下，vhdl语言的前景和现在应用的状况，谢谢！
饿，自己顶一个，小弟第一次发帖，希望有大侠指点~~
两种语言都有用。不要在语言上太留心，语言主要是工具，
语言毕竟只是是描叙你的思想的。
Spartan2说得很对。其实都一样，主要看你怎么编，怎么理解电路。理解了，两种语言没区别。
如果非要比，我选verilog。VHDL一般在学术界用得多，工业界用Veriolog较为普遍。比如Synopsys的仿真工具VCS直接就以Verilog为顶层。
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