有关乘法器、加法器的问题

乘法器、加法器直接使用了Verilog语言中的乘法、加法算术运算符，由于频率不是很高，
FPGA验证通过。不知在Asic中，这样的写法可不可行。因为我自己用超前进位写的加法器
和用Booth算法写的乘法器综合出的面积都比用Verilog语言中的乘法、加法算术运算符写
出的代码综合出的面积要大。请问大家是怎么解决的。