[资料分享] 在VHDL中，使用一个时钟的两个沿（上升沿、下降沿）对同一信号进行修改方法

解决方法：使用“异或”(xor)逻辑。示例如下：
     process (CLK)
     begin
         if rising_edge(CLK) then
             SIG_RISE_OUT <= SIG_FALL_OUT xor D_IN0;
         end if;
     end process;
     process (CLK)
     begin
         if falling_edge(CLK) then
             SIG_FALL_OUT <= SIG_RISE_OUT xor D_IN1;
         end if;
     end process;
     D_OUT <= SIG_RISE_OUT xor SIG_FALL_OUT;