在verilog中用assign赋值错误原因

在verilog中用assign赋值，出现如下错误
  assign lholdA = state[1];
  assign ads = state[0];

error:***Illegal LHS of continuous assign

这是怎么回事？

  需要全部的代码 哈哈

试试定义个wire [1:0] state ?

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lholdA 、ads需要被定义为wire型。

感谢楼上！