SOPC工程顶层例化问题

用SOPC的IP核生成了一个工程文件（暂时把这个顶层叫vip吧）之后，想要将vip模块作为我一个子模块例化一下。
可是这样做了之后编译不能通过，报错如下：
Error (10613): VHDL syntax error at video_conver_top.vhd(153): experienced unexpected end-of-file -- translate_off synthesis directive must have matching translate_on synthesis directive

请问这是什么原因。
注：
1、我自己的顶层模块仅仅做了vip的例化工作，目的是要将其中的个别端口拉高或者接地。
2、我自己写的顶层语法是没问题的，因为我将它单独在modolesim下做了语法编译工作，是通过的。

尝试着将你建的原理图生成VHDL文件，之后拷贝到你需要的工程文件夹里，之后元件例化。还有就是顶层端口设置要按要求，比如在管脚分配时不用的端口设成高阻态。   鄙人愚见，望高人指教