Altera CycloneIII FPGA锁相环输出问题

输入时钟为27M，通过锁相环倍频成270M，270M是ASI IP核使用的时钟。目前有8个PCB，可以正常使用的有4个，不能正常使用的有4个，同样的FPGA程序。不能正常使用的PCB中，signaltap使用此270M做采样时钟，会显示waiting for clock 或者采出很乱的波形，可否判断为锁相环问题?

若为锁相环问题，为什么有4个PCB可以使用？
谢谢！