[转载]verilog中对inout信号的处理

1、inout端口不能被赋值为reg型，因此，不能用于always语句中。

2、if等条件语句只能用于initial语句及always语句。

3、因此，对于inout端口的逻辑判断，要用到？：条件表达式，来控制高阻的赋值

4、需要有一个中转的寄存器，这样，在always语句中，才可以将输入的信号赋给输出（用inout代替纯output）

5、高阻态不要用于芯片内部，应该用逻辑引到引脚处，然后用高阻来实现。

举个例子  input  db2；

          output db1；

          inout  db；

          input  le；

          input clk;

          //le为控制信号，1时，将db的值赋给db1，0时，将db2的值赋值个db

          reg db_reg;

          assign db = (le)? 1'bz : db_reg;

          always @ (posedge clk)begin

          if(le)

          db1 <= db;

          else

          db_reg <=db2;

          end

          我也试了一下，下面这种组合逻辑在RTL视图中，也是可以实现的        

          assign db = (le)? 1'bz : db2;
          assign db1 = (le)? db: db1;

         此外，当inout信号作为输入时，在测试代码的初始化赋值中，应该 force db=1，用这种赋值的方式，否则由于db相当于是wire型，正常的赋值会被报错的。（再用force赋值的时候，必须要用=）。

          在调用模块进行仿真时，输入信号要为reg 类型，输出信号要为wire