假设：系统全局时钟管脚都是用完毕了，还需要全局时钟管脚，但硬件提供不了，怎么办？
如果使用普通IO管脚作为全局时钟管脚，可能导致啥结果？怎样减少这些错误的发生？
全局时钟用完了，还可以用区域时钟。还可以用PLL产生多个需要的时钟。用普通管脚作为全局时钟管脚的话是没有全局时钟的功能，这样会导致时钟信号到达每个寄存器的时间不一致，就是有时钟偏斜，这个对时序影响很大。
在FPGA中，一个信号的扇出越多（驱动的器件越多），它到某个寄存器的最大延时就会越大，要减小延时就要减少扇出（除了全局信号），所以还可以用pll生成多个需要的时钟信号去驱动这些寄存器。
引用: 原帖由 linhaiqing60 于 2010-10-8 15:13 发表 
全局时钟用完了，还可以用区域时钟。还可以用PLL产生多个需要的时钟。用普通管脚作为全局时钟管脚的话是没有全局时钟的功能，这样会导致时钟信号到达每个寄存器的时间不一致，就是有时钟偏斜，这个对时序影响很大。
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同意这个说法
心寂寂，念休休，沉沙无意却成洲，一生治学当如此，只计耕耘莫问收。
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