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[求助] 关于CPLD的引脚复用问题

eeleader-mcu 2010-10-14 09:32 楼主

用Verilog HDL语言怎么驱动一个引脚为输入输出端口？要求某一时候为输出，某一时候为输入，该怎么编写啊，谢谢啊

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回复评论（3）

沙发 ming1005

定义为INOUT,用选择语句就好了

点赞 2010-10-14 10:24

板凳 linhaiqing60

比如sda为inout口。
inout sda;

assign sda=sda_in_en?1'bz:sda_out;

点赞 2010-10-14 11:48

4楼 eeleader

如果与总线连接，需要考虑，没有输入输出时候，需要赋值高阻态！！！！！！！！1

否则影响总线使用！

一个为理想不懈前进的人，一个永不言败人！ http://shop57496282.taobao.com/ 欢迎光临网上店铺！

点赞 2010-10-14 13:01

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