Verilog 源代码与testbench直接的关系

eeleader-mcu 2010-10-25 09:18 楼主

我刚学习了FPGA 有一个问题一直困恼我
testbench是用来给源码测试激励赋值等用于仿真的但是真正下载到板子上去是不用testbench的那这个测试激励又由谁给的呢？没有测试激励就不可能有源码实现的功能

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沙发 eeleader

FPGA 程序下载到板子，直接就是外部信号，系统时钟信号给定外部激励！

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点赞 2010-10-25 14:59

板凳 wall_e

你的FPGA板上有系统时钟的，那个就是你的程序的激励。

努力就有不清不楚的收获。

点赞 2010-11-2 10:18

4楼 naturebin

程序下载到目标板子以后，激励就是系统时钟啊

点赞 2010-11-2 22:00

5楼 chinatiger11

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激励是给你的Verilog代码的，激励一般有时钟信号，以及外部的其他信号，这些东西加到你的代码中，然后观察代码的输出结果是不是跟预期的相同，以检验代码的正确性

心寂寂，念休休，沉沙无意却成洲，一生治学当如此，只计耕耘莫问收。

点赞 2010-11-2 23:13

6楼 yinhailin

求 lcd 的textbench

照着网上写了个lcd的verilog程序但是写textbench 发现不会
特别是inout 型在 textbench中不知道定义成wire 还是reg
哪位大侠指点一下啊最好写一个完整的啊

点赞 2010-11-8 12:03

7楼 andyandy

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inout 型在textbench中成wire型。

点赞 2010-11-9 15:02

8楼 merelei

初学者建议用ISE自动生成testbench，只需要加激励就行，如果需要安装指南我可以提供。

点赞 2010-11-9 21:49

9楼 youki12345

相当于测试的东西。

https://bbs.eeworld.com.cn/thread-471646-1-1.html 欢迎加入我的团队

点赞 2010-11-10 21:55

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求 lcd 的textbench

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