关于FPGA内部各逻辑块之间的延时测量

这个问题需要从你的程序设计风格来确定：

如果你所有逻辑都是采用系统时钟的全同步设计风格，可以直接分析你的程序，得到模块间逻辑延时时间。

如果你所有逻辑采用的异步设计，有各种各样的分频时钟驱动FF或组合逻辑，则延时就不能确定！跟每次编译结果以及温度等方面都有关联