VHDL类属参数在verilog中怎么对应？

在VHDL中，类属参数可以在不同层次的模块间传递。可以在顶层修改这些参数，下面各层随之改变。

verilog中怎么实现这一功能？

谢谢！

类似VHDL的Generic语句，Verilog也可以在例化时传递参数
传递的参数是子模块中定义的parameter。

传递的方法：
1、module_name #( parameter1, parameter2) inst_name( port_map);

2、module_name #( .parameter_name(para_value), .parameter_name(para_value)) inst_name (port map);

用#方法和port map的写法差不多

3、defparam
defparam heirarchy_path.parameter_name = value;
这种方法与例化分开，参数需要写绝对路径来指定。

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