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请教CPLD/FPGA时钟的问题

eeleader-mcu 2010-11-9 15:35 楼主

当前CPLD的时钟输入用的是3.3V供电的TCXO，不知道凭高手的经验来看，会不会出问题？TCXO说输出峰峰值0.8V，还在一定的负载的前提下，真是心里没底。
顺便告诉小弟一下在选择CPLD和FPGA是如何去处理输入时钟的问题？对输入时钟的幅度有没有比较高的要求？谢谢！！！

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