在脉冲RD的上升沿将内存的数据读到芯片的数据端口DOUT，怎样实现？

可以让这个脉冲信号直接做clock使用吗？？ 例如下面这样写：
always @(posedge RD )
  DOUT_EN==1'b1;
产生一个enable 信号，

综合时要对这个RD create clock 吗？？

LZ的这种写法，在FPGA中肯定会把RD作为时钟处理，这样RD与系统时钟的之间的完整性不好把握。建议LZ使用全同步的写法如下：

always @(posedege clk)

  Rd_reg<=Rd;

 if( (Rd_Reg=='1') & (Rd=='0'))

     DOUT_EN<=1'b1;