Altera的TimeQuest的input delay的min值和max值

Altera的TimeQuest的input delay的min值和max值是不是就可以理解为数据从上一级芯片经过PCB走线到达FPGA的大概时间范围？

不能这么理解。
input delay的计算也是根据时钟的频率来计算滴。可以当做fpga内部的同步信号的时钟约束来看待，把板子的走线延迟当做路径延迟即可。