FPGA 资源共享设计技术提高代码质量

   资源共享能减少宏单元的使用数量,因此,设计时可以编写合适的程序达到资源共享的目的. 具体怎样设计, 来一个简单的例子就明白了!

  如题: 1个二选一的选择器和二个或逻辑的设计!

假设A,B,C,D 4个输入信号,SEL 选择信号, SUM输出信号

通用编程算法如下:

LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_ARITH.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;

--LIBRARY ALTERA;
--USE ALTERA.MAXPLUS2.ALL;

LIBRARY LPM;
USE LPM.LPM_COMPONENTS.ALL;

ENTITY Test  IS
 PORT
     (

       a,b,c,d: IN STD_LOGIC;
       Sel: IN STD_LOGIC;
      
       Sum    : OUT STD_LOGIC
       );
END Test;

ARCHITECTURE Arch_Test OF Test IS
signal sum1,sum2: std_logic;
BEGIN
PROCESS(a,b)
BEGIN
sum1<=(a or  b);
END PROCESS;

PROCESS(c,d)
BEGIN
sum2<=(c or d);
END PROCESS;

PROCESS(sum1,sum2)
BEGIN
IF (SEL='1') THEN
  Sum<=Sum1;
ELSE
  Sum<=Sum2;
END IF;
END PROCESS;
END ARCH_TEST;

 

看看对应的硬件逻辑图如下:

从上面硬件图可以看出,电路设计使用了两个相同的或逻辑, 提出问题了, 我们能否设计出只使用一个或逻辑的电路完成上面的目标,答案是肯定的, 这也是资源共享设计技巧所在!

如下编程方法:

LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_ARITH.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;

--LIBRARY ALTERA;
--USE ALTERA.MAXPLUS2.ALL;

LIBRARY LPM;
USE LPM.LPM_COMPONENTS.ALL;

ENTITY Test  IS
 PORT
     (

       a,b,c,d: IN STD_LOGIC;
       Sel: IN STD_LOGIC;
      
       Sum    : OUT STD_LOGIC
       );
END Test;

ARCHITECTURE Arch_Test OF Test IS
signal sum1,sum2: std_logic;
BEGIN
PROCESS(sel,a,b)
BEGIN
if (sel='1') then
sum1<=a;
else
sum1<=b;
END IF;
END PROCESS;

PROCESS(sel,c,d)
BEGIN
if (sel='1') then
sum2<=c;
else
sum2<=d;
END IF;
END PROCESS;

PROCESS(sum1,sum2)
BEGIN
sum<=sum1 or sum2;
END PROCESS;
END ARCH_TEST;

 

其硬件逻辑图如下:

从上面的硬件图可以看出,改变变成方法,可以实现资源共享, 哇塞, 太有魅力!