[求助] 夏老师书中的一个语句疑惑

stepan   2011-4-12 10:20 楼主
always@(posedge reset)
  @(posedge fetch) ctl_cycle;
这个该怎么理解。Verilog经典教程里面。书第86页,PDF91页

回复评论 (3)

直接按照字面的意思去理解:就是在RESET的上升沿后的碰到的第一个 FETCH 上升沿,进行ctl_cycle操作。这个一般是用来进行行为级的描述,不是RTL的,用于仿真和模型的建立。这样的语句描述方式在做仿真验证是非常有用的。
点赞  2011-4-12 10:28
哦,谢谢了
点赞  2011-4-12 10:45

所为行为描述, 就是用中西结合的方式描述这个电路的一些行为. 为你编码提供指导!

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点赞  2011-4-20 13:22
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