用Verilog实现的dds程序,程序比较简单,但功能实现了。
设计DDS输出为10bits,累加器为24bits,当然这些很好改的,供初学DDS的朋友使用。
内有个doc文档,有相关的原理性说明。
主程序为dds,实例化了ROM存储器。
dds signal generator.zip (2011-5-28 22:20 上传)
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收下!保存起来。呵呵
呵呵, 好东西,这么少人要啊