讨论FPGA面试题目

eeleader 2011-7-19 12:21 楼主

用Verilog/VHDL实现一个clock generator 。要求如下：

a、实现2分频和4分频

b、使两个输出时钟的skew尽可能小

c、受外部噪声影响后，该电路功能可以自行恢复

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沙发 eeleader

外部噪声干扰后，电路可以自动恢复，这个怎么搞，值得研究

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点赞 2011-7-19 13:18

板凳 418478935

等高手，我只会基本的分频器。

点赞 2011-7-19 13:48

4楼仙猫

　“噪声自行恢复”的说法颇费解，莫非指的是PLL的LOCK掉了之后自动复位？

点赞 2011-7-19 14:06

5楼常见泽1

刚学FPGA 看不懂

点赞 2011-7-19 14:37

6楼 littleivon

抗噪声就是不挂死的意思。噪声没有了，代码可以恢复工作。

点赞 2011-7-19 23:29

7楼仙猫

　俺搅得，如果只做简单的2分频或4分频的话，应该没有什么抗噪声问题。用到PLL之类的IP时才有可能挂掉，这时最好配备能重新复位救活它的逻辑。

点赞 2011-7-20 09:05

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