这几种写法有区别吗?

江汉大学南瓜   2011-7-31 22:13 楼主

写代码的时候遇到几个语法问题,在此向各位求助一下:

 

写法1:reg [15:0]cnt_2;
always @(posedge clk or negedge rst_n)
begin
   if(!rst_n) cnt_2<=0;     
   else if(cnt_2==16'd50000) cnt_2<=0;
   cnt_2<=cnt_2+1;
end  

结果:通过编译

 

 

写法2:reg [15:0]cnt_2;
always @(posedge clk or negedge rst_n)
begin
   cnt_2<=cnt_2+1;
   if(!rst_n) cnt_2<=0;     
   else if(cnt_2==16'd50000) cnt_2<=0; 
end

结果:编译出现错误

 

 

写法3:reg [15:0]cnt_2;
always @(posedge clk or negedge rst_n)
begin 
   if(!rst_n) cnt_2<=0;     
   else if(cnt_2==16'd50000) cnt_2<=0; 
   else cnt_2<=cnt_2+1;
end

结果:通过编译

 

我觉得这几种写法,都很正确啊,为什么写法2出现错误呢?????

[ 本帖最后由 江汉大学南瓜 于 2011-7-31 22:15 编辑 ]

回复评论 (17)

VERILOG语法书写时,心中一定想到硬件。每一个语法表达式对应一个硬件电路。如果对应不起来,肯定会出错!

按照上面这个规范,我们来分析你三种表达方式:

写法1:reg [15:0]cnt_2;
always @(posedge clk or negedge rst_n)
begin
   if(!rst_n) cnt_2<=0;     
   else if(cnt_2==16'd50000) cnt_2<=0;
   cnt_2<=cnt_2+1;
end  

 

该表达式是标准写法,可以综合成一个标准的计数器电路。

写法2:reg [15:0]cnt_2;
always @(posedge clk or negedge rst_n)
begin
   cnt_2<=cnt_2+1;
   if(!rst_n) cnt_2<=0;     
   else if(cnt_2==16'd50000) cnt_2<=0; 
end

该表达式错误在于,在RST_N由高变低时,根据语法表示式理解,CNT_2 要求加1,同时又要求CNT_2清0. 在任何时候,硬件只能完成一个动作,同一时刻要求2个动作,硬件就会无所适从了,所以编译器报错了。

写法3:reg [15:0]cnt_2;
always @(posedge clk or negedge rst_n)
begin 
   if(!rst_n) cnt_2<=0;     
   else if(cnt_2==16'd50000) cnt_2<=0; 
   else cnt_2<=cnt_2+1;
end

该表达正确,满足异步复位的标准电路,且在不同条件下,可以产生不同值。

一个为理想不懈前进的人,一个永不言败人! http://shop57496282.taobao.com/ 欢迎光临网上店铺!
点赞  2011-8-1 08:55

回复 沙发 eeleader 的帖子

牛人 正好也在学习这个
点赞  2011-8-1 09:49

回复 沙发 eeleader 的帖子

懂了,懂了,谢谢!分析的很深刻,很透彻。
点赞  2011-8-1 10:59

回复 沙发 eeleader 的帖子

在第一种写法里面,如果是negedge rst_n触发了always语句的话,那么cnt_2<=cnt_2+1,和if(!rst_n) cnt_2<=0也是同时执行的呀。怎么没有错误呢??

[ 本帖最后由 江汉大学南瓜 于 2011-8-1 11:30 编辑 ]
点赞  2011-8-1 11:19
顶下
点赞  2011-8-1 11:27

[quote]原帖由 eeleader 于 2011-8-1 08:55 发表 VERILOG语法书写时,心中一定想到硬件。每一个语法表达式对应一个硬件电路。如果对应不起来,肯定会出错! 

 太多新手学生把verilog HDL 当成软件语法用 ,一道坎啊,用VERILOG  要把他想成一个个逻辑器件和一个个功能模块啊

点赞  2011-8-1 18:30

回复 5楼 江汉大学南瓜 的帖子

if   else  编译的时候应该是有优先级的
点赞  2011-8-1 22:41
begin......end语句的执行是顺序执行的,我觉得知道这点就足够理解这些写法的一些差异了。
点赞  2011-8-1 23:31

回复5楼江汉大学南瓜的帖子

 

1. 第一种表达方法:

  always @(posedge clk or negedge rst_n)
begin
   if(!rst_n) cnt_2<=0;     
   else if(cnt_2==16'd50000) cnt_2<=0;
   cnt_2<=cnt_2+1;
end  

 

需要说明该表达方法与

写法2:reg [15:0]cnt_2;
always @(posedge clk or negedge rst_n)
begin
   cnt_2<=cnt_2+1;
   if(!rst_n) cnt_2<=0;     
   else if(cnt_2==16'd50000) cnt_2<=0; 
end

是同一错误。

 

第一种表达方法,我估计楼主忘了了一个ELSE

一个为理想不懈前进的人,一个永不言败人! http://shop57496282.taobao.com/ 欢迎光临网上店铺!
点赞  2011-8-2 09:05
点赞  2011-8-2 11:57
点赞  2011-8-2 11:57
有道理,
心中要有硬件电路的概念。
动手创造个性自我 https://home.eeworld.com.cn/?95709
点赞  2011-8-2 12:08
1容易产生锁存器,2语法错误,3表述准确,能很好的满足编程要求
点赞  2011-8-6 22:47

牛人

小第刚开始学FPGA,看到大家讨论给我很大的帮助,谢谢了!
点赞  2011-8-21 17:39

牛人

小第刚开始学FPGA,看到大家讨论给我很大的帮助,谢谢了!

    Quartus II 用户指南.pdf (2011-8-21 17:40 上传)

    909.84 KB, 下载次数: 6

    刚开始学习,多知道些东西,便于以后学习

点赞  2011-8-21 17:40

这样行

reg [15:0]cnt_2;
always @(posedge clk )
begin
   cnt_2<=cnt_2+1;
   if(!rst_n) cnt_2<=0;      
   else if(cnt_2==16'd50000) cnt_2<=0;
  
end
点赞  2011-9-1 21:31

汗,原来这么多写法,可我平时都用第三种写法

点赞  2011-9-17 19:53
电子工程世界版权所有 京B2-20211791 京ICP备10001474号-1 京公网安备 11010802033920号
    写回复