写代码的时候遇到几个语法问题,在此向各位求助一下:
写法1:reg [15:0]cnt_2;
always @(posedge clk or negedge rst_n)
begin
if(!rst_n) cnt_2<=0;
else if(cnt_2==16'd50000) cnt_2<=0;
cnt_2<=cnt_2+1;
end
结果:通过编译
写法2:reg [15:0]cnt_2;
always @(posedge clk or negedge rst_n)
begin
cnt_2<=cnt_2+1;
if(!rst_n) cnt_2<=0;
else if(cnt_2==16'd50000) cnt_2<=0;
end
结果:编译出现错误
写法3:reg [15:0]cnt_2;
always @(posedge clk or negedge rst_n)
begin
if(!rst_n) cnt_2<=0;
else if(cnt_2==16'd50000) cnt_2<=0;
else cnt_2<=cnt_2+1;
end
结果:通过编译
我觉得这几种写法,都很正确啊,为什么写法2出现错误呢?????
[ 本帖最后由 江汉大学南瓜 于 2011-7-31 22:15 编辑 ]VERILOG语法书写时,心中一定想到硬件。每一个语法表达式对应一个硬件电路。如果对应不起来,肯定会出错!
按照上面这个规范,我们来分析你三种表达方式:
写法1:reg [15:0]cnt_2;
always @(posedge clk or negedge rst_n)
begin
if(!rst_n) cnt_2<=0;
else if(cnt_2==16'd50000) cnt_2<=0;
cnt_2<=cnt_2+1;
end
该表达式是标准写法,可以综合成一个标准的计数器电路。
写法2:reg [15:0]cnt_2;
always @(posedge clk or negedge rst_n)
begin
cnt_2<=cnt_2+1;
if(!rst_n) cnt_2<=0;
else if(cnt_2==16'd50000) cnt_2<=0;
end
该表达式错误在于,在RST_N由高变低时,根据语法表示式理解,CNT_2 要求加1,同时又要求CNT_2清0. 在任何时候,硬件只能完成一个动作,同一时刻要求2个动作,硬件就会无所适从了,所以编译器报错了。
写法3:reg [15:0]cnt_2;
always @(posedge clk or negedge rst_n)
begin
if(!rst_n) cnt_2<=0;
else if(cnt_2==16'd50000) cnt_2<=0;
else cnt_2<=cnt_2+1;
end
该表达正确,满足异步复位的标准电路,且在不同条件下,可以产生不同值。
在第一种写法里面,如果是negedge rst_n触发了always语句的话,那么cnt_2<=cnt_2+1,和if(!rst_n) cnt_2<=0也是同时执行的呀。怎么没有错误呢??
[ 本帖最后由 江汉大学南瓜 于 2011-8-1 11:30 编辑 ][quote]原帖由 eeleader 于 2011-8-1 08:55 发表 VERILOG语法书写时,心中一定想到硬件。每一个语法表达式对应一个硬件电路。如果对应不起来,肯定会出错!
太多新手学生把verilog HDL 当成软件语法用 ,一道坎啊,用VERILOG 要把他想成一个个逻辑器件和一个个功能模块啊
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1. 第一种表达方法:
always @(posedge clk or negedge rst_n)
begin
if(!rst_n) cnt_2<=0;
else if(cnt_2==16'd50000) cnt_2<=0;
cnt_2<=cnt_2+1;
end
需要说明该表达方法与
写法2:reg [15:0]cnt_2;
always @(posedge clk or negedge rst_n)
begin
cnt_2<=cnt_2+1;
if(!rst_n) cnt_2<=0;
else if(cnt_2==16'd50000) cnt_2<=0;
end
是同一错误。
第一种表达方法,我估计楼主忘了了一个ELSE
汗,原来这么多写法,可我平时都用第三种写法