[求助] 求助如何测试sdram控制器

大家好.本人正在学习verilog,手上Altera的开发板上有一块sdram,
所以想写一个sdram控制器.请问大家我写完之后在modelsim里如何去写
testbench?以前听说ddr在ise里能够调用仿真模型和配套的testbench模板,
那么quartus有这样的功能吗,请前辈们指点一下我该如何去测试,谢谢了!

你如果已经写完DDR控制器的东西话。我建议一样可以用testbench完成仿真语句开发，然后测试。

回复 沙发 eeleader 的帖子

谢谢，我试试看吧。