FPGA最小系统设计

我在做FPGA最小系统的时候，当晶振输出管脚没有接在FPGA的GCLK的时候输出的幅值是最大2.78V，最小1.88V。但是我接到FPGA的ＧＣＬＫ的时候，最大值降到2.3V左右。请问这是什么原因引起的？我的晶振是5V供电的输出端接个100欧的电阻。