[求助] 小程序求教

module count4(clk,reset,out);
  input clk,reset;
  output [3:0]out;
  reg [3:0]out;
  wire clk,reset;
  always @(posedge clk)
  begin
         if(reset)  out<=4'b0000;
         else out<=out+4'b0001;
  end
endmodule

//'include "count4.v";

module count4_tp;
  reg clk,reset;
  wire out;
  parameter DELY=200;
  initial #DELY clk=0;
  initial #DELY reset=0;
  count4 mycount(.clk(clk),.reset(reset),.out(out));
  always #DELY clk=~clk;
endmodule

为什么out没有输出啊???

还有就是 为什么'include 这个不能用？用的时候有这样的错误提示：* Error: E:/Wordspace/work/count4/count4_tp.v(1): near "'i": Illegal base specifier in numeric constant.
** Error: E:/Wordspace/work/count4/count4_tp.v(1): near "'i": syntax error, unexpected "BASE", expecting "class"

求高手指教！！！
 

1. reset没有为初始化为高后 然后变低，导致OUT输出不定台，所以后面不能执行+4‘B0001" 操作！

2. include 语句不被支持！

回复 沙发 eeleader 的帖子

首先，灰常的感谢您的指教！！我成功得到了out的正确波形！！
其次，我想再请教一个问题:我看有些代码有这个东西（include），我就敲上了；还有'timescale  这个为什么也不支持啊，是不是要提前建库啊？
谢谢！！

回复 沙发 eeleader 的帖子

补充一点：在源程序初始化，和在测试软件初始化有区别么？

 

这个仿真语句，说明时钟刻度，支持仿真不支持综合！

 

我理解如下：

源程序初始化，对程序的输出以及中间寄存器初始化！而测试软件初始化，对程序的输入信号初始化！

回复 6楼 eeleader 的帖子

谢谢，想选FPGA做以后的发展方向。还请前辈给点意见和建议；前辈多多指教！

回复 5楼 eeleader 的帖子

'timescale 这个仿真的时候也提示错误；我看有很多代码中都有这个东西；不知道是怎么回事，很多资料上夜没有详细的介绍，到底怎么设置。

回复 5楼 eeleader 的帖子

显示 这些内容：** Error: E:/Wordspace/count4/sim/count_tb.v(1): near "'t": Illegal base specifier in numeric constant.
** Error: E:/Wordspace/count4/sim/count_tb.v(1): near "'t": syntax error, unexpected "BASE", expecting "class"

module count(reset,clk,out);
  input clk,reset;
  output out;
  reg [3:0] out;
  initial out=4'b0000;
  always @(posedge clk)
  begin
         if (reset) out<=4'b0000;
         else out<=out+4'b0001;
end
endmodule
‘timescale 1ns/1ns
‘define DEL 50
‘include "./count.v"
module count_tb;
  reg clk,reset;
  wire [3:0] out;
  parameter DELY=100;
  always #DELY clk=~clk;
  initial #'DEL reset=1'b0;
  initial #'DEL clk=1'b0;
  count count_tb(.reset(reset),.clk(clk),.out(out));
endmodule
不知道问什么 ’timescale，‘include，’idefine，这些命令在modelsim中不能用总是显示错误？

 

1. 研究透彻模拟电路和数字电路！

2. 结合电路知识学好FPGA语法！

3. 研究FPGA语法可综合型，到达看电路，知道语法表达；看语法表达，知道电路形式。

4. 结合具体的应用学习FPGA！

关于timescale,include,idefine这些高级语言定义，你需要仔细阅读教材，才能领会！

回复 11楼 eeleader 的帖子

谢谢！！

回复 9楼 leomeng 的帖子

include前面的'改为`试试看

回复 14楼 panzhonghb 的帖子

谢谢 确实是这里的问题 非常的感谢

回复 11楼 eeleader 的帖子

看过您的回复感受到您是FPGA的高手啊，真的是厉害，以后有问题就过来请教您了！

一起学习！

楼主最近研究的不少啊 随处可见身影

回复 18楼 常见泽1 的帖子

不懂就的问 不懂就的学 每天进步一点点  点水可穿石