[求助] 求助：verilog的ODDR2使用问题

如题，使用ODDR2的时候遇到报错Pack:2530 - The dual data rate register "fifo_up/ODDR2_inst" failed to
   join an OLOGIC component as required.求强人解惑

看看位宽对不

我用来处理时钟的...跟位宽没关系...这个问题我解决了，因为我用了时钟管理的IPcore，去了就好了，但是我还是不明白为什么会出现这个错误，求解答

请问楼主大侠，我没有用过ODDR2所以不知道，我们用的是V6的板，里面不兼容ODDR2，所以我想请教下载V6用是用什么来代替ODDR2的？希望楼主大侠不吝赐教

真是没看懂，你用的NIOS工程吗？

我也遇到了类似问题，不过我是IDDR，它说我无法使用ILOGIC，应该是前一模块输入输出的问题，去掉DCM正常，DCM的时钟输出像是输入输出，我打算用更严谨的VHDL+原语试下