quartus 2中未分配的引脚设置问题

dream_byxiaoyu 2011-12-15 20:33 楼主

昨天刚收到EE-FPGA的学习板就迫不及待的开始调试了，EE-FPGA例程中貌似木有提到未分配的引脚设置问题，如果不把它们设为高阻会有什么影响呢？

回复评论（4）

沙发 chenzhufly

问题问得很好

个人感觉：
第一：可能会引入干扰
第二; 增加功耗

当然平时一般都是照葫芦画瓢，还真没仔细考虑过，哈哈

生活就是油盐酱醋再加一点糖，快活就是一天到晚乐呵呵的忙 =================================== 做一个简单的人，踏实而务实，不沉溺幻想，不庸人自扰

点赞 2011-12-16 10:16

板凳 dream_byxiaoyu

回复沙发 chenzhufly 的帖子

恩，学习了昨天用别人的板子试了一下，如果没设置三态的话片子会轻微的发热，应该是增加功耗了

点赞 2011-12-18 12:16

4楼 jjkwz

可能会引起干扰，会使你的测试仿真，以及硬件调试过程中产生一些不必要的麻烦，养成好的习惯，把不用的管脚设置成为三态就好了

我爱电子！

点赞 2011-12-18 15:50

5楼 zhaironghui

CPLD 芯片烫得不行，才发现是未用的引脚被默认输出接地了，没有手动设为输入三态（Input Tri-stated），设置之后就不烫了步骤：Assignments--->Device--->Device and Pins--->unused pins--->Input Tri-stated 本帖最后由 zhaironghui 于 2015-8-6 20:16 编辑

点赞 2015-8-6 20:14

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