怎么解读一个大的VHDL工程？

这段时间都在研究师兄们之前写的VHDL工程。研读人家的工程有好处，也有坏处。

好处是可以学习人家的建模思想和描述风格，坏处是老让别人牵着鼻子走，代码稍微复杂一点，就搞得晕头转向，疲惫不堪。 

所以，有必要总结一下分析大工程的经验。现总结步骤如下：

1.先看原理图或者RTL视图，了解整个模块的输入输出；

2.再看整个工程由哪几个模块组成；

3.再看全局时钟和系统复位；

4.搞清楚数据流；

5.按数据流挨个分析每个模块；

6.每个模块分析结束后再串一遍系统的数据流；

7.对不清楚的模块或者信号再详细分析。

经过上面的7步，就能对一个比较大的工程有一个较为深入的了解了。