`timescale 100ps/100psmodule buffer_blocking (out, in);
input in;
output out;
parameter DELAY1 = 103;
parameter DELAY2 = 103;
always @(in)
#DELAY1 out = #DELAY2 in; //这个地方报错，(vlog-2110) Illegal reference to net "out".
endmodule
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输出端口要定义成reg类型，否则系统会默认为wire类型
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