[资料分享] 【设计工具】《CPLD、FPGA高级应用开发指南》

目录
第1章 可编程逻辑器件与eda技术
1．1 可编程逻辑器件及其特征
1．1．1 简单pld
1．1．2 cpld
1．1．3 fpca
1．1．4 门阵列
1．1．5 标准单元法
1．2 ppga的应用及设计要求
1．2．1 fpga的应用
1．2．2 fpga设计要求
1．3 eda技术简介及软件
1．3．1 eda技术
1．3．2 ppga开发用的软件
1．4 因特网上的ppca及其他资源
1．5 小结
第2章 xilinx cpld系列产品
2．1 xc9500系列产品
2．1．1 简介
2．1．2 器件结构
2．2 coolrunner-ii系列产品

. 2．2．1 简介
2．2．2 器件结构
2．2．3 设计技巧
2．3 小结
第3章 xilinx fpga系列产品
3．1 spanan-iie系列产品
3．1．1 概述
3．1．2 器件结构
3．2 virtex-ii系列产品
3．2．1 概述
3．2．2 器件结构
3．3 virtex-iipro系列产品
3．3．1 概述
3．3．2 器件结构
3．4 小结
第4章 xilinx ise应用基础
4．1 ise设计流程
4．1．1 设计输入
4．1．2 功能仿真
4．1．3 综合
4．1．4 实现
4．1．5 时序仿真
4．1．6 下载配置
4．2 ise基本设计工具
4．2．1 architecture wizard
4．2．2 pace
4．2．3 内核生成器(corecenerator)
4．2．4 impact
4．2．5 prom file formatter
4．3 小结
第5章 fpga高级设计技巧(一)——ise高级工具
5．1 f1oorplanner
5．1．1 概述
5．1．2 f100rplanner使用说明
5．2 fpca editor
5．2．1 概述
5．2．2 fpca editor使用说明
5．3 xpower
5．3．1 概述
5．3．2 xpower使用说明
5．4 chipscope
5．4．1 概述
5．4．2 chipscope使用说明
5．5 小结
第6章 fpga高级设计技巧(二)——约束与配置
6．1 约束设计
6．1．1 概述
6．1．2 时序约束
6．1．3 其他重要的约束参数
6．1．4 ucf文件和constrmntedjtor
6．2 配置设计
6．2．1 概述
6．2．2 下载配置模式
6．2．3 cpld下载配置设计
6．2．4 fpga下载配置设计
6．2．5 virtex-ii系列器件下载配置设计
6．3 小结
第7章 fpga高级设计技巧(三)——时钟与ram
7．1 时钟设计技巧
7．1．1 全局时钟网络
7．1．2 数字延迟锁相环(dll)
7．1．3 数字时钟管理器(dcm)
7．2 b1ockram设计技巧
7．2．1 b1cokram设计基础
7．2．2 b1ockram设计说明
7．3 小结
第8章 fpga设计仿真验证——modelsim
8．1 数字电路设计的仿真验证
8．1．1 仿真验证基本概念
8．1．2 testbench基本概念
8．1．3 teatbench设计提示
8．1．4 te8tbench设计示例
8．2 modelsim应用说明
8．2．1 modelsim基本命令
8．2．2 modelsim应用说明
8．3 小结
第9章 基于synplify的fpga综合设计
9．1 synplify和synplify pro概述
9．1．1 选择synplifypro的原因
9．1．2 ppga设计流程
9．1．3 synplifypro界面
9．2 synplifypro使用入门
9．2．1 建立一个工程
9．2．2 编译
9．2．3 设置xilinx约束
9．2．4 设置与xilinx器件有关的选项
9．2．5 执行综合
9．3 综合报告的解析
9．4 时序修正
9．5 veriloghdl的设计风格
9．5．1 在编写代码之前的准备工作
9．5．2 可综合的veriloghdl风格
9．5．3 veriloghdl代码风格
9．5．4 程序员提示
9．6 小结
第10章 嵌入式系统的软硬件设计
10．1 嵌入式系统的结构
10．1．1 cisc结构
10．1．2 risc结构
10．2 系统的软硬件协同设计
10．3 设计重用与基于平台的设计
10．4 软硬件协同设计的方法
10．5 以太网桥的设计实例
10．5．1 以lotos为基础的协同设计
10．5．2 要设计的以太网桥
10．5．3 实例的具体分析
10．5．4 结果分析
10．6 小结
第11章 嵌入povverpc的平台fpga软硬件设计
11．1 powerpc405内部结构和外部接口
11．1．1 powerpc405内部结构
11．1．2 powerpc405外部接口
11．2 edk应用说明
11．2．1 系统描述文件
11．2．2 edk开发流程
11．3 嵌入powerpc的平台fpga设计
11．3．1 嵌入powerpc的平台fpca设计
11．3．2 嵌入powerpc的平台ppca设计实例
11．4 小结
第12章 xilinxfpga在数字信号处理领域的应用
12．1 system generator基础
12．1．1 系统级建模
12．1．2 dsp的设计流程
12．1．3 算术数据类型
12．1．4 硬件握手
12．1．5 按位和按周期对齐的建模
12．2 软件使用基础
12．2．1一般设计步骤
12．2．2 simulink系统周期与硬件时钟频率
12．2．3 同步机制
12．2．4 创建高性能设计的提示
12．2．5 logicore
12．2．6 自动创建的文件
12．3 积分的例子
12．3．1 simulink建模
12．3．2 vhdl等文件的生成
12．3．3 modelsim仿真
12．3．4 synplifypro综合
12．3．5 翻译、映射、布局布线
12．4 自编写vhdl的例子
12．4．1 计数器的vhdl代码
12．4．2 创建计数器的simulink仿真模型
12．4．3 计数器例子的文件
12．4．4 运行systemcenerator
12．4．5 计数器的仿真和综合
12．5 自编写veriloghdl的例子
12．5．1 计数器的veriloghdl代码
12．5．2 创建计数器的simulink仿真模型
12．5．3 计数器例子的文件
12．5．4 运行systemcenerator
12．5．5 计数器的仿真和综合
12．6 小结
附录a ic和fpga设计新手必读
a．1 引言
a．2 硬件描述语言的诞生及电子设计自动化工具的发展
a．3 各种eda工具介绍与自动化设计流程之关系
a．3．1 系统规范制定(dennespecification)
a．3．2 设计描述(design description)
a．3．3 功能验证(function verification)
a．3．4 逻辑电路综合(logic synthesis)
a．3．5 逻辑门级的电路功能验证(gate-level netlist verification)
a．3．6 布局与布线(p1ace and routing)
a．3．7 布线后的电路功能验证(post layout verification)
a．4 结论
附录b verilog hdl与vhdl的比较
1．vhdl
2．verilog hdl
3．两种语言的描述层次
4．1995年hdl的使用情况
5．vhdl与verilog hdl在各方面的比较
附录c virtex-ii和spartan-ii的管脚
附录d 实验指导
实验1 ise应用基础
实验目的
实验内容
实验说明
实验步骤
实验2 modelsim应用基础
实验目的
实验内容
实验说明
实验步骤
实验3 synplify的设计实例
实验目的
实验内容
实验说明
实验步骤
实验4 基于powerpc405的fpca设计实例
实验目的
实验内容
实验说明
实验提示
实验步骤
实验5 systemgenerator的设计实例
实验目的
实验内容
实验说明
积分实验步骤
vhdl步骤
veriloghdl步骤
附录e ic和fpga专业术语的中英文对照
附录f xilinx fpga支持的ip列表
参考资料

《CPLD、FPGA高级应用开发指南》.任晓东.文博.扫描版.pdf (10.44 MB)
(下载次数: 298, 2012-2-26 12:31 上传)

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