StateCAD可能之前有人上传过了。。。
我最近做毕业设计绝得挺好用的，可以
减少很多设计时间，也算是”
低功耗设计"吧
。软件提供的是图形输入界面，即把状态机框图（流程图）转化为代码，内有
时间最优和面积最优的优化设置（我没有验证过），可以针对项目需求进行代码优化。。。。。
里边有
一个小的实验例子（用于初步学习和功能验证）和我
毕设一部分功能(还未完成不过可以从中知道一些数据的表示方法)，分享给大家。
这个软件之前用ISE10.1时是ISE自带的，不知道为什么13.1就没有了，这个是我在网上找的，记得好像是绿色软件，如果下载不能用的话可以在网上下一个（很好找），两个例子在\StateCad\bin\nt\里，TEST.DIA和DMA1.DIA，生成的verilog是对应文件名的。v文件。
个人感觉这个软件是针对VHDL设计的（很多标示符都是VHDL的），不过也能生成verilog的代码，只学过verilog的同学可能有些不适应。
上边说的不对的地方，希望大家能够指出，谢谢！
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本帖最后由 lidonglei1 于 2012-3-13 14:19 编辑 ]
。软件提供的是图形输入界面，即把状态机框图（流程图）转化为代码，内有时间最优和面积最优的优化设置（我没有验证过），可以针对项目需求进行代码优化。。。。。
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