[求助] FPGA多个component，out端连接同样的I/o口出错，这样不能实现吗？

museum 2012-6-26 17:01 楼主

FPGA多个component，out端连接同样的I/o口出错，这样不能实现吗？其实那些component的out输出的时序是不一样的，因而I/O口不会干涉吧。
提示这个：ERROR:Xst:528 - Multi-source in Unit on signal

回复评论（12）

沙发仙猫

1、这等于把多个输出脚并到一起，会引起冲突，综合当然不会让你过。
2、建议楼主尽量多写信息在标题上，以便让版面一目了然。

点赞 2012-6-26 18:09

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好的，可是时序不一样，也不行吗？不能像总线那样子吗

点赞 2012-6-27 09:02

4楼仙猫

引用: 原帖由 museum 于 2012-6-27 09:02 发表

...可是时序不一样，也不行吗？不能像总线那样子吗

不管还是什么线，把两个推挽输出接到一起，如果1个要出0另1个要出1，不就冲突了吗？弄不好还会烧器件。

电路图上的“总线”是并排着的多根线的简单画法，其实每根线都是独立的，并非被接在一起。

点赞 2012-6-27 09:45

5楼 eeleader

支持，回复太精彩！

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点赞 2012-6-27 19:19

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再问一下，这个总线是可以共用的啊，比如先写命令，再写数据，只是时序不一样的。

点赞 2012-6-28 11:44

回复 6楼 museum 的帖子

既如此，就不能描述成输出，应描述成双向口，自己不输出的时候切换成高阻。

在源程序里能否把两个模块的双向口并在一起，可能跟FPGA系列还有关，记得以前ISE里对Spartan-3编程可以这么做，但Spartan-3E就不行。保险起见的话最好写模块时将双向口分开成入/出两个口写，在调用该模块的层切换。

点赞 2012-6-28 13:09

回复 7楼仙猫的帖子

哈，谢谢呀，我已经解决了。又有一个问题，Xilinx的Ip不能implement Design吗？麻烦了啊

点赞 2012-7-5 17:14

9楼仙猫

引用: 原帖由 museum 于 2012-7-5 17:14 发表

又有一个问题，Xilinx的Ip不能implement Design吗？麻烦了啊

能说得具体些吗？

点赞 2012-7-6 08:38

10楼 eeleader

具体啥问题？

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点赞 2012-7-16 21:18

回复板凳 museum 的帖子

出现该问题，我觉得楼主对数字电路理解上可能还是有些偏颇。
一旦被分配到某一个IO口，实现工具就在物理上将该信号与相应的IO口锁定；多个信号分配到同一IO口，哪怕这些信号来自于不同的component，哪怕在产生时隙上市错开的，实现工具和FPGA无法像“软件”那样实现物理上的切换。

多个信号要从同一IO口输出，只能有两种思路：
1. 用总线形式，将IO口定义为inout型(三态门)，可输入，也可输出。
2. 用多路选择器来实现，这个时候严格来讲已经输出端已经是同一信号了。

点赞 2012-7-25 17:46

12楼 fangliball

回复楼主 museum 的帖子

出现该问题，我觉得楼主对数字电路理解上可能还是有些偏颇。
一旦被分配到某一个IO口，实现工具就在物理上将该信号与相应的IO口锁定；多个信号分配到同一IO口，哪怕这些信号来自于不同的component，哪怕在产生时隙上市错开的，实现工具和FPGA无法像“软件”那样实现物理上的切换。

多个信号要从同一IO口输出，只能有两种思路：
1. 用总线形式，将IO口定义为inout型(三态门)。
2. 用多路选择器来实现，这个时候严格来讲已经输出端已经是同一信号了。

点赞 2012-7-25 17:48