Verilog中几种不同的触发器描述，Verilog中有几种不同的方式描触发器，有些是可综合的，有些是不可综合的用于testbench中。
第一种描述方式是最为常见的，可支持综合
module d_ff_rtl(clk,reset,di,q);
input clk;
input reset;
input di;
output reg q;
always@(posedge clk or negedge reset)
if(!reset)
q <= 1'b0;
else
q <= di;
endmodule
第二种描述方式使用wait语句实现，这种描述方式不支持综合
module d_ff_behav1(clk,rstn,qi,qo);
input clk;
input rstn;
input qi;
output reg qo;
always begin
wait(!rstn);
qo <= 1'b0;
wait(rstn);
end
always@(posedge clk or negedge rstn)
if(rstn)
qo <= qi;
endmodule
第三种描述方式使用assign和deassign语句实现，
module d_ff_behav2(clk,rstn,di,qo);
input clk;
input rstn;
input di;
output qo;
reg qo;
always@(rstn)begin
if(~rstn)
assign qo = 1'b0;
else
deassign qo;
end
always@(posedge clk)begin
qo <= di;
end
endmodule
testbench内容如下：
module d_ff_behav_tb;
reg clk;
reg rstn;
reg qi;
wire qo;
d_ff_behav2 ut(clk,rstn,qi,qo);
initial clk = 0;
always #5 clk = ~clk;
initial begin
rstn = 1'b1;
qi = 1'b0;
#5 rstn = 1'b0;
#1 rstn = 1'b1;
#4 qi = 1'b1;
#10 qi = 1'b0;
end
endmodule
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